DE2607784C3

DE2607784C3 - Datenchiffrierverfahren und Vorrichtung zur Durchführung dieses Verfahrens

Info

Publication number: DE2607784C3
Application number: DE2607784A
Authority: DE
Inventors: Eugene Louis Centerville Grillmeier; Jack Ramon Waynesville Gross; Robert Paul Kettering Myers; Harold Samons Dayton Richard
Original assignee: NCR Corp
Current assignee: NCR International Inc
Priority date: 1975-02-28
Filing date: 1976-02-26
Publication date: 1980-01-31
Also published as: FR2356200A1; GB1501073A; CA1047407A; DE2607784B2; DE2607784A1; JPS5917834B2; JPS51135398A; CH614301A5; FR2356200B1; US4004089A

Description

Die Erfindung betrifft ein Verfahren xum Chiffrieren von in einer Datemeihe definierter Länge enthaltenen Daten durch Erzeugung einer Pseudo-Zufallsbitfolge und Kombination der Pseudo-Zufallsbitfolge mit der Datenreihe.

Aus der DE-OS 23 60 788 ist bereits eine Verschlüsselungsvorrichtung bekannt, bei der ein Zufallsgenerator vorgesehen ist, der in Abhängigkeit von einem Benutzungskennwort eine Anzahl von Zufallszahlen erzeugt, die zum Aufbau einer Überselzungstabelle verwendet werden. Bei diesem System ist es von Nachteil, daß zur Verschlüsselung ein Benutzungskennwort benötigt wird, durch das auch die höchstmögliche Verschlüsselungskombination begrenzt vird. Γλ ί weiteren ist in der DE-OS 22 31 849 eine Chiffriereinrichtung beschrieben.

in der eine nichtlineare Transformation durch ein Schlüsselwort gesteuert wird, wonach eine lineare Transformation, d. h. eine Zeichenvertauschung vorgenommen wird. Auch diese Vorrichtung ermöglicht keine ausreichend hohe Kombinationsmöglichkeit durch die mit Sicherheit eine unberechtigte Entschlüsselung vermeidbarist.

Es ist die Aufgabe der Erfindung, ein Datenchiffrierverfahren der oben bezeichneten Art aufzuzeigen, nach dem mit einfachen Mitteln eine verschlüsselte Datenbitfolge erzeugt werden kann, die infolge von extrem hohen Kombinationsmöglichkeiten nur eine geringe Wahrscheinlichkeit bietet, von unberechtigten Personen entschlüsselt werden zu können.

Die Erfindung ist dadurch gekennzeichnet, daß die Bits der Pseudo-Zufallsbitfolge in einer nichtlincarcn Übertragungsvorrichtung einer einmaligen nichtlincaren Transformation unterzogen werden und daß die so behandelte Pseudo-Zufallsbitfolge in einer Kombinationsschaltung mit der der Vorrichtung zugeführten Datenreihe einer logischen Kombination unterzogen wird, so daß eine kombinierte Bitfolge entsteht, die in einer mit dem Ausgang der Kombinalionsschaltung verbundenen Mischschaltung in sich selbst gemischt wird, wobei am Ausgang der Mischschaltung die verschlüsselte Bitfolge entsteht.

Datenverschlüsselungsverfahren gemäß der vorliegenden Erfindung finden speziell Anwendung auf dem Gebiet der automatischen Bankschaitervorrichtungen,

zum Beispiel bei automatischen Bankschaltermaschinen und Geldausgabemaschinen, bei denen die Maschinen zur Durchführung von Operationen mittels einer zu verwendenden Kreditkarte freigegeben werden. Derartige Kreditkarten können Informationen enthalten, die zum Beispiel in Form von magnetischen Aufzeichnungen auf einem auf der Kreditkarte angeordneten Magnetstreifen enthalten sind. Zur Vermeidung einer unberechtigten Verwendung der Kreditkarten ist es unter anderem wünschenswert, daß zumindest ein Teil der aufgezeichneten Informationen auf dieser in verschlüsselter Form vorhanden ist.

Im folgenden wird die Erfindung anhand der beiliegenden Zeichnungen beschrieben. In diesen zeigen:

F i g. 1 ein Blockschaltbild eirrer automatischen Bank-Schaltermaschine, die mittels einer Kreditkarte, auf der verschlüsselte Informationen aufgezeichnet sind, aktiviert werden kann,

F i g. 2A und 2B ein Blockschaltbild eines Pseudo-Zufaüssequenzgenerators mit Teilen von seinen Schnittstellen und einer Steuerlogik,

F i g. 3A und 3B ein Blockschaltbild einer nichtlinearen Übertragungslogik, die mit dem Pseudo-Zufaüssequenzgenerator gemäß F i g. 2A und 2B verbunden ist und Teilen von der zugeordneten Schnittstelle sowie von der Steuerlogik,

Fig.4A und 4B ein Blockschaltbild eines Mischregisters mit Teilen der diesen zugeordneten Schnittstellen und mit Teilen der Steuerlogik und

F i g. 5 eine perspektivische Darstellung einer Bank-Schaltermaschine, die mit einer Verschlüsselungsvorrichtung ausgestattet ist und eine Einstecktafel enthält.

In F i g. 1 ist mit den wesentlichen Komponenten eines Systems, zum Beispiel einer Bankschaltermaschine, eine programmierbare Chiffriervorrichtung 20 gezeigt Eine Kredätkartenlese- und -schreibvorrichtung 30 kann zum Lesen eines auf einer Kreditkarte angeordneten Magnetstreifens verwendet werden, um vom chif fr'.arten Text Datensignale zu erzeugen, die über eine Leitung 110 mit einer Klemme der Zentralsteuervorrichtung 10 in Wirkbeziehung stehen. Nicht alle von dem Magnetstreifen gelesenen Daten müssen chiffriert sein. Nur diejenigen Daten, die als Geheimdaten angesehen werden, müssen chiffriert sein. Die Zen'.ralsteuereinheit 10 empfängt und sendet außerdem Schnittstellensignale und Steuersignale von und zu der Chiffriervorrichtung 20 über eine Leitung 112, zu der Lese- und Schreibvorrichtung 30 über eine Leitung 114 und zu arJeren Anschlußgeräten (nicht gezeigt), um die verschiedenen Geräte und Module so wirksam Vd machen. Die Zentralsteuereinheit 10 richtet den verschlüsselten Text über eine Leitung 116 an einen Anschluß 100 der Chiffriervorrichtung 20 zur Dechiffrierung. Die dechiffrierten Daten werden als Klartext bezeichnet. Die den Klartext enthaltenden Daten erscheinen an einem Anschluß 120 und werden über eine Leitung 118 der Zentraleinheit 10 zur Weiterverarbeitung zugeführt Die Verarbeitung kann beispielsweise eine Prüfung eines Kundenidentifikationscodes, der Kontonummer, des Kartengültigkeitsdatums, Prüfung von Zahlen über den erlaubten Zugriff an einem Tag und Daten über den letzten Gebrauch beinhalten. Bestimmte Teile des Klartextes können unverändert bleiben ungeachtet der Anzahl der Verwendungen der Karte, während andere Teile des Klartextes auf den jeweiligen neuesten Sttl'i gebracht werden müssen, um die Verwendung anzuzeigen. Die Zentraleinheit 10 richtet nach Vervollständigung bzw. Erneuerung des Klartextes den gültigen Klartext über eine Leitung 122 und eine Anschlußklemme 140 an die Chiffriervorrichtung 20, in der die auf den neuesten Stand gebrachten Daten des Klartextes wieder chiffriert werden, in der im nachfolgenden zu beschreibenden Art und Weise. Die wiederchiffrierten Daten gelangen dann über einen Anschluß 80 und eine Leitung 124 in die Zentralsteuereinheit 10 und dann über eine Leitung 126 zu der Lese- und Schreibvorrichtung 30.

P-Register

In den Fig.2A und 2B ist ein P-Register 9 zur Erzeugung eines maximalen Pseudo-Zufallsbitsequenzlängencodes dargestellt

Das P-Register 9 enthält vier Schieberegister 12,14, 16 und 18, die in der Weise seriell miteinander verbunden sind, daß das an der letzten Siafe eines Registers auftretende Signal als Eingang der nächstfolgenden Stufe verwendet wird. In r"'- hier als Beispiel beschriebenen Anordnen⁰ bestellt 'ciss der Schiebers gister aus einem 4-Bit-Universalschieberegisterblock in der Art, wie sie die Firma FAIRCHILD INC. unter der Teile-Nr. 9300 herstellt Jedes der Schieberegister enthält eine Flip-Flop-Stufe pro Bit Der Ausgang einer jeden Flip-Flop-Stufe liegt an einer Drei-Stiftverbindung, zum Beispiel der Ausgang QO des Schieberegisters 12 ist mit der Drei-Stiftverbindung PXA, P Iß und P1C verbunden. Die anderen Schiebersgisterausgänge, im Schieberegister 12 mit <?3 bezeichnet sind jeweils mit einer Drei-Stiftverbindung verbunden, beispielsweise die entsprechende Verbindung des Schieberegisters 18 ist mit P164, P16ßund PXbCverbunden. Jeder der Anschlüsse PXA bis PlöCliegt in einer Position eines Verbindungsstücks 150, das in Fig. 5 dargestellt ist, wobei die P-Registeranschlüsse in diesem allgemein mit der Bezugszahl 502 versehen sind. Das P- Register ist so aufgebaut daß es eine maximale Längsb'tfolge durch den ausgewählten φ-Ausgang des ausgewählten Registers erzeugen kann, wobei das Ergebnis zurück zum Ei gang der ersten Schieberegisterstufe geführt wird, so daß die maximale Längsbitfolge entsteht Mit einem 16-Bit-Schieberegister (das durch d'e serielle Zusammenschaltung der vier Schieberegisterstufen aus jeweils 4 Bits entsteht) kann eine maximale Längssequenz von 65 535 (2¹⁵-1) erzeugt werden, wobei in dieser Folge niemals eine derartige 16-Bitfolge im gleichen Rhythmus erzeugt wird. Das Ausführungsbeispiel zeigt daß der <?2-Ausgang des Schieberegisters 12 mit einem Eingang eines EXKLUSIV-ODER-Gliedes 22 verbunden ist. Der andere Eingang dieses EXKLUSIV-ODER-Gliedes ist mit dem Q 3-Ausgang des Schieberegisters 18 verbunden. Ein EXKLUSIV-ODER-Glied 24 weist einen Eingang auf, der mit dem Q !-Ausgang des Schieberegisters \H verbunden ist, wobei der zweite Eingang dieses Gliedes mit dem Qi -Ausgang des Schieberegisters 16 verbunden ist Die einzelnen Verbindungen der Gleider 22 und 24 sind hier nur beispielsweise be ,chrieben und können auch in beliebiger anderer Folge vorgenommen werden, um eine spezielle Bitsequenz zu erzeugen. Die Ausgänge der EXKLUSJV-ODER-Giieder 22 Und 24 liefen jeweils an einem separaten Eingang eines weiteren EXKLUSIV» ODER-Gliedes 26, dessen Ausgang mit den J- und ^Eingängen des Schieberegisters 12 über eine Rückkopplungsleitung 5 verbunden ist, in die NAND-Glieder 28 und 32 eingefügt sind.

An den PO- bis P3»Eingängen eines jeden Schiebere* gisters 12,14,16 und 18 liegen 4*5 Volt, die über einen

1 K-Widerstand 132 angelegt werden, um diese Eingänge auf einem hohen logischen Pegel (»1«) zu halten. Während der gesamten Beschreibung bedeutet der Ausdruck hoch somit eine logische »1« und niedrig bedeutet eine logische »0«. per PE-Eingarig (Parallelwirkung) eines jeden Schieberegisters ist mit einem Rücksetzeingang-1-Anschluß 134 verbunden. Alle C-Eingänge (Takt) der Schieberegister sind mit einem PÄ-Taktänschluß 136 verbunden. Wenn eine Energie zuerst an die Vorrichtung angelegt wird oder wenn eine vollständige Chiffrierung oder Dechiffrierung der Information durchgeführt wurde, werden alle Flip-Flops der P-Register dazu veranlaßt, daß sie einen »!«-Zustand annehmen, in dem ein niedriger logischer Signalpegel an den Rücksetz-1-Anschluß 134 angelegt wird. Beim Auftreten des nächsten PÄ-Taktimpulses, der über den Anschluß 136 an alle Flip-Flops der Register afigclcgi wir<j, Werden dicSc 5üf den »i«-Zli stand gesetzt Der logische Pegel des an den Rücksetz-1 -Eingang 134 angelegten Signals nimmt dann einen hohen Wert an, um über die PE-Eingänge des Schieberegisters eine serielle Arbeitsweise zu ermöglichen. Aufeinanderfolgende P/?-Taktsignale, die an den Anschluß 136 angelegt werden, bewirken eine fortlaufende serielle Arbeitsweise, wobei die Signale vom Ausgang des EXKLUSIV-ODER-Gliedes 26 über die Rückkopplungsleitung 5 an das Schieberegister 12 zurückgeführt wird und im Rhythmus der ΡΛ-Taktsignale durch jede Stufe der P-Register durchgetaktet wird. Das P-Register erzeugt somit eine maximale Längenlinearpseudo-Zufallsbitfolgeinformation. Zu bestimmten Zeiten erscheinen somit 16 Bits an den zugeordneten Anschlüssen P1Λ bis P16C

Der PR-Takt und andere Taktsignale, die im Zusammenhang mit der folgenden Beschreibung diskutiert werden, steuern den Datenfluß. Die Erzeugung der Taktsignale ist allgemein bekannt und wird somit hier nicht im einzelnen beschrieben.

Nichtlinearer Folgegenerator

In den Fig.3A und 3B sind drei nichtlineare Sequenzgeneratoren beschrieben, die entsprechende logische Teile 40/4,40 S und 40Centhalten und zu denen entsprechende Paritätsgeneratoren 4M, 415 und 41C gehören. Diese Folgegeneratoren wandeln die Pseudo-Zufallsbitfolgesignale, die in dem P-Register 9 erzeugt wurden, in drei separate, nichtlineare Pseudo-Zufallsbitfolgen um, die mit Code A, Code B und Code C bezeichnet sind und die auf den Leitungen 302,304 und 306 auftreten. In dem hier angeführten Beispiel wird lediglich ein einziger nichtlinearer Folgegenerator benötigt um eine spezielle Sequenz zu erzeugen. Die zwei zusätzlichen Folgegeneratoren bieten zusätzliche Variierungsmöglichkeiten in den unterschiedlichen Folgen und können zum Beispiel für unterschiedliche Ausgaben von Kreditkarten verwendet werden.

Die nichtlinearen Folgegeneratoren sind bezüglich ihres Aufbaues identisch und jeder enthält sieben Inverter 45, sieben NAND-Glieder 43 und einen Paritätsgenerator. Der Eingang eines jeden Inverters 45 ist mit einem geradzahligen Aufnahmestift »S« verbunden. Ein Eingang eines jeden NAND-Gliedes 43 ist dagegen mit einem individuellen ungeradzahligen Aafnahmestif t »S< < verbunden. Der Ausgang eines jeden Inverters 45 ist mit dem anderen Eingang eines entsprechenden NAND-Gliedes 43 verbunden. Die Aufnahmestifte sind mit SiA bis S14A für den Generator 40/1 und mit SlB bis S14ß für den Generator 40 ß und mit SlC bis SJ.4C für den Generator 4OC bezeichnet Die Ausgänge eines jeden der sieben NAND-Glieder 43 von einem Folgegenerator sind mit den Eingängen der zugeordneten Paritätsgerierätoferi 41/4 bis 41C Verbünden. Die Verwendeten Paritätsgeneratoren sind bezüglich ihres Aufbaues gleich und wirken so, daß beim Auftreten einer geradzahligen Anzahl von logischen »1« auf den sieben Leitungen eine logische »0« erzeugt wird und beim Auftreten einer ungeradzahligen Anzahl von logischen »I« eine logische »1« am Ausgang erzeugt wird.

Im folgenden wird kurz auf F i g. 5 Bezug genommen, in der Aufnahrnestifte mit den nichtlinearen Sequenzgeneratoren von F i g. 3 allgemein durch die Bezugszahl 504 in dem Aufnahmestück 150 des programmierbaren Sichcrheiiskreisss 151 definiert sind Pi? Srhaltnnnen von Fig.3A und 3B sind hier schematisch mit dem Bezugszeichen 506 bezeichnet Das Steckerteil 152 des Verbindungsstücks 151 enthält eine Vielzahl von Schaltdrähten 54, von denen jeder einen speziellen P-Stift von dem P-Register 9 mit einem speziellen S-Stift eines nichtlinearen Sequenzgenerator verbindet. Beispielsweise ist zur Programmierung eines nichtlinearen Pseudo-Zufallssequenzschlüssels ein Schaltdraht von -'hm Stift PiA des Schieberegisters 12 mit irgendeinem ausgewählten Eingangsstift des nichtlinearen Logikgenerators 40/4, zum Beispiel mit dem Stift S14/4 zu verbinden. Wenn jeder der Eingänge der drei nichtlinearen Folgegeneratorcn angeschlossen ist, wird insgesamt eine Anzahl von 42 Verbindungsdrähten bzw. Brücken benötigt. Sechs Ausgangsstifte des P-Registers werden nicht benötigt

Im folgenden wird wieder auf die F i g. 3A und 3B Bezug genommen, in denen die Ausgangssignale von den Paritätsgeneratoren 41/4, 415 und 41C über die Leitungen 302, 304 und 306 mit entsprechenden Eingängen von NAND-Gliedern 50, 51 und 52 zusammenwirken. Von diesen NAND-Gliedern ist jeweils der andere Eingang über Leitungen SEL A, SEL B und SEL C geführt Die gewünschte bitreine, Code A, Code B oder Code Cwird durch Anlegen einer logischen »1« an die entsprechende Leitung SEL ausgewählt. Die Ausgänge der vorgenannten NAND-Gleider sind jeweils mit einem separaten Eingang eines weiteren NAND-Gliedes 53 verbunden. Der durch einen Inverter 55 invertierte Ausgang des NAND-Gliedes 53 liegt an einem Eingang eines EXKLUSIV-ODER-Gliedes 60. Das Ausgangssignal ν«~τ dem Inverter 55 kommt somit von einem ausgewählten nichtlinearen Pseudo-Zufallsgenerator. Der zweite Eingang des EXKLUSIV-ODER-Gliedes 60 empfängt von einem Anschluß 140 das KJartextsignal das in dem EXKLUSIV-ODER-Ring Bit für Bit mit dem Impulszug verschlüsselt wird, der in einem entsprechenden nichtlinearen Pseudo-Zufallsgenerator erzeugt wurde.

Die NAND-Glieder 62,63 und 64 steuern die Taktung der teilweise verschlüsselten Daten an den Ausgang 310 eines NAND-Gliedes 64. Ein Datenkennzeichnungssignal wird über einen Anschluß 312 an das NAND-Glied 62 zur Steuerung der teilweise verschlüsselten Daten an einen Eingang des NAND-Gliedes 64. Ein Synchronisations-Flip-Flop wird über die Leitung 314 dem NAND-Glied 63 zur Steuerung der an der. anderen Eingang dieses NAND-Gliedes angelegten Signale, die von der letzten Stufe des Schieberegisters 18 (Fig.2) kommen, zu dem zweiten Eingang des NAND-Gliedes

64 Verwendet. Die Funktionsweise dieser Signale wlfd im folgenden im Detail[beschrieben.

Mischregister

Im folgenden wird unter Bezugnahme auf die Fig. 4A und 4B ein in diesen enthaltenes Mischregister 160 bescj-^eben, das aus vierzehn 4-Bit-Üniversalschieberegistein 162 besteht, von denen lediglich drei dargestellt sind. Des weiteren ist ein Flip-Flop 164 vorgesehen, so daß durch diese Schältungiänördriung 57 ₍ö Bitpositionen definiert werden können, jeder der mit SR N bezeichneten Eingänge und jeder der mit SR T bezeichneten Ausgänge der vierzehn Schieberegister besitzt in dem Empfangsteil 154 eines zweiten programmierbaren Sicherheitsverbindungsslücks

(Fig. 5) eine entsprechende Position. Ein dem Stecker 152 ähnlicher weiterer nicht gezeigter Stecker verbinde! diese rnit dem Em¹^fHn⁰StSi! !54. Die in diesem enthaltenen Verbindungsdrähte verbinden ausgewählte Eingänge SR Λ/mit ausgewählten Ausgängen SR T, um einen Bitzwischenwechsel zu erzeugen. Die Lage der 56 Verbindungsdrähte in dem Stecker bestimmen die Art dieses Bitzwischenwechsels. Um beispielsweise die Bitpositionen 2 und 54 zu wechseln, ist der Ausgangsstift SR 2 T mit dem Eingangsstift SR 54 N und der Ausgangsstift SR 54 Trnit dem Eingangsstift SR 2 Nzu verbinden. In der gleichen Weise sind zur Verwechslung der Positionen 4 und 9 der Ausgang SR 4 Γ mit dem Eingang SR 9 N und der Ausgang SR 9 T mit dem Eing ng SR 4 Nverbunden.

Die PE-Eingänge der vierzehn Schieberegister 162 sind mit dem »0« Ausgang eines Voll-Flip-Flops 66 verbunden.

Ein von einem Anschluß 406 kommendes SR-Taklsignal gelangt an den C-Eingang eines jeden der Schieberegister 162 und an das Flip-Flop 164. Der K- und /-Eingang des ersten Schieberegisters 162 ist jeweils mit dem »1« Ausgang des Flip-Flops 164 verbunden. Der K- und der /-Eingang eines jeden der folgenden Register ist jeweils mit dem <?3-Ausgang eines jeweils vorangehenden Registers verbunden. Der Ausgang aer vierzehn Schieberegister (57. Bitposition) ist mit seinem eigenen Eingang, mit dem Eingang des Flip-Flops 66 und mit dem Eingang eines NAND-Gliedes 74 (F i g. 2A) verbunden. Wenn das Voll-Flip-Flop 66 gesetzt ist, so arbeitet das Mischregister 160 in einer parallelen Arbeitsweise. Das Auftreten eines S/?-Taktimpulsen bewirkt, daß die Pegel (»0« oder »1«), die am Eingang SR 1 N dargestellt sind. Ober SÄ 56 N in das Mischregister eingegeben werden. Somit tritt ein Bitzwischenwechsel auf. Da die Kapazität des Mischregisters auf 56 Bits festgelegt ist, entstehen alle Informationen in Form eines Blocks aus 56 Bits. Wenn Bas Flip-Flop 66 gesetzt ist, so wird das Mischregister 160 auf eine serielle Arbeitsweise umgestellt, so daß beim Auftreten eines jeden darauffolgenden SÄ-Taktimpulses bewirkt wird, daß der Inhalt des Mischregisters 160 um eine Position, zum Beispiel von der Bitposition 55 zur Bitposition 56 verschoben wird. Der vollständig chiffrierte Text erscheint nun Bit für Bit an der Position SR 56 und wird über den Anschluß 80 mit Hilfe des NAND-Gliedes 68 und des Inverters 69 ausgetaktet

Als Zusammenfassung der vorangehenden Erläuterungen kann somit gesagt werden, daß die maximale Länge der linearen Pseudc-ZufaHsbitsequenz in einem ^-Schieberegister 9 mit einer Rückkopplung erzeugt wird Nichtiineare Logikkreise (F i g. 3A) werden durch erste programmierbare Sicherheitsverbindungen 152 (F¹Ig. 5) verbunden, Um ausgewählte Stufen des P-Schieberegisters 9 zu bestimmen, um eine maximale Längen-nichtlirieare-Pseudo-Zufailsbitfolge zu erzeugen. Dieses Signal wird dann mit dem Klartextsignal Bit für Bit vermischt (exclusive-ORed), um teilweise den Klartext zu chiffrieren (F i g. 3B). Die vorangehend erwähnte teilweise chiffrierte Bitfolge wird ferner im Mischregister (F ig.-4 A j codiert* in dem eine zweite programmierbare Sicherheitsverbindung 154 (F i g, 5) verwendet wird, um Bifpösitionen von einer Stufe des Mischregisters zu einer anderen zu vertauschen, so daß ein total chiffrierter Ausgang entsteht. Infolge der großen Anzahl von möglichen Veränderungen, die sich dem Programmierer zur Programmierung der ersten Und zweiten Sicherheitsprogrammierverbindungen 152 und 154 ergeben, ist die Sicherheit der chiffrierten Ausgangsinformation nun maximiert.

Beschreibung der Schnittstellen und Steuerkreise

im Zusammenhang mit der übergeordneten

systemlichen Arbeitsweise

Chiffriermodus

l'nter Bezugnahme auf die Fig.2A, 2B₁ 3A, 3B, 4A und 4B wird darauf hingewiesen, daß der Chiffriermodus festgelegt wird durch Verschalten der Steuerleitungen, die mit ENC bezeichnet sind auf den »1«-Pegel. Diese Steuerleitung ist mit einem Eingang von NAND-Gliedern verbunden; 68,70,73,89 und 94.

Zur gleichen Zeit wird ein Einführungsimpuls an den Eingang 402 eines NOR-Gliedes 93 angelegt und über einen Anschluß 404 der Setzeingang des Flip-Flops 164 des Mischregisters 160 wirksam gemacht. Der andere Eingang 403 des Nor-Gliedes 93 empfängt das Setz-1-Signal. Der Einführungsimpuls setzt das Flip-Flop 164 unbedingt auf »1 «-Zustand (SR 1 T), während alle anderen Bitpositionen des Mischre^isters 160 auf den »O«-Zustand über den Λ/Ä-Eingang des Schieberegisters 162 gesetzt werden.

Der Rückkopplungspfad 5 des /^Schieberegisters 9 wird durch das NAND-Glied 70 inhibitiert bis das Synchronisationslade-Hip-Hop 96 (Fig.4B) gesetzt wird. Die Zufalls-16-Bitkonfiguration, die in dem P-Register enthalten ist, wird seriell in das Mischregister eingegeben, während ein Umlauf in das P-Register erfolgt Der sechzehnte Flip-Flop-Ausgang des Schieberegisters 18, der mit P16 bezeichnet ist, wird an einen Eingang eines NAND-Gliedes 73 geführt Das NAND-Glied 32 ermöglicht einen Durchgang zu seinem Ausgang vom NAND-Glied 73 her. Somit erscheint der Sfitus von P16 an den /- und /^-Eingängen des Schieberegisters 12. Der /*16-Ausgang wird auch zu einem Eingang eines NAND-Gliedes 63 geführt Die ^NAND-Glieder 64, 89 und 92, die dem NAND-Glied 63 folgen, lassen den Zustand von P16 passieren, so daß dieser am Eingang des Flip-Flops 164 erscheint Das P-Register und das Mischregister 160 werden durch ihre entsprechenden Taktsignale PR und SR getaktet die an die Anschlüsse 136 (Fig.2A) und 406 (Fig.4A) angelegt werden. Da das Flip-Flop 164 ursprünglich auf »1« gesetzt war, wird das im nachfolgenden als Wach-Bit bezeichnete Bit mit jedem nachfolgenden SÄ-Taktimpuls verschoben, bis es die Bitposition SR17 erreicht Unmittelbar hinter dem Wach-Bit befinden sich die 16 Bits, die in dem P-Register 9 enthalten sind. Die 16 Bits werden zu der Fie-Leitung des P-Registers 9 getaktet, und zwar über die NAND-Glieder 63,64, die Leitung 310, die NAND-Glieder 89 und 92 und das

Flip-Flop 164 zu den /- und K-Eingängen des ersten Schieberegisters. Gleichzeitig werden die 16 Bits lürückgeladen in das P-Register 9, und zwar über einen Pfad, der die NAND-Glieder 73 und 32 enthält. Diese Gruppe von iß Bits sind die »Synchronisationsdaten«, die die Startbedingungen für das P-Register 9 bestimmen werden, wenn die Nachricht über die Entschlüsselung später verschlüsselt wird. Der SR17-Ausgang geht auf den »1 «(-Status, wodurch bewirkt wird, daß das Synchronisationslade-Flip-FIop % in >° seinen »1«-Zustand über die NAND-Glieder 94 und 95 gesetzt wird. Das Flip-Flop 96 bleibt auf seinem »!«-Zustand bis es durch einen Zurücksetz-1-Impuls, der an den Anschluß 422 angelegt wird, zurückgesetzt wird. Letzterer wird erzeugt, nachdem der Klartext Ij vollständig chiffriert wurde.

Das Synchronisationslade-Flip-Flop % sperrt nun die NAND-Glieder 70 und 73 über die AiiSCi'iiüäSe 542 und 144. die mit der Leitung 412 verbunden sind. Dies bewirkt in dem Rückkopplungspfad 5 des P-Registers 9. daß dieser wieder wirksam wird. Das NAND-Glied 63 ist zu dieser Zeit ebenfalls gesperrt.

Der Datenkennzeichnungseingang 312 des NAND-Gliedes 62 (F i g. 3B) wird auf den »!«-Pegel geschaltet, wodurch das Tor zum Passieren des Ausgangs des *5 EXKLUSIV-ODER-Gliedes 60 wirksam wird, worin vierzig Bits des Klartextes bearbeitet werden, und zwar von Bit zu Bit mit einem der drei programmierten nichllinearen Pseudo-Zufallsbitsequenzen. Die gewünschte Sequenz (Code A, Code B oder Code C) wird ausgewählt durch einen »1«·Pegel auf der entsprechenden Leitung SELA, SELB oder SELC zu den NAND-Gliedern 50,51 oder 52. Das Exciusive-ORed-Signal wird seriell über die Glieder 89 und 92 in das Mischregister 160 hinter das sechzehnte Synchronisationsbit gegeben. Wenn die vierzig Bits des Exclusive-ORed-Signals geladen wurden, wird das Wach-Bit an der 57. Bitstelle an SR 57 einen hohen Pegel annehmen. Ein »!«-Signal auf der Leitung SR57 bewirkt, daß das Voll-Flip-Flop 66 gesetzt wird.

Da« natpnkpnn7piri.iliin£K^i(mal am NAND-Glied 62 wird nun auf »0«-Pegel geschaltet, wodurch der Ausgang des NAND-Gliedes 64 auf dem »0«-Pegel gehalten wird. Der P/?-Takt zum P- Register 9 wird ausgeschaltet, um das Register zu halten. Das Mischregister wird ein- oder mehrmals mit einem S/?-Taktimpuls getaktet. Da das Voll-Flip-Flop 66 sich während dieses Takts in seinem »1 «-Zustand befindet, werden das NAND-Glied 91 und der PF-Eingang des Mischregisters ein Parallelarbeiten des Registers bedingen und 5<> ein Bitwechsel tritt auf.

Auf einen einzigen S#-Taktimpuls wird das Flip-Flop =66 zurückgesetzt und das Mischregister 160 wird auf serielle Arbeitsweise umgeschaltet Die 56 Bits in dem Mischregister stellen einen Block aus vollständig chiffriertem Text zur Übertragung an die Zentralsteuereinheit dar.

Die Datensendeleitung 424, die mit einem Eingang des NAND-Gliedes 68 verbunden ist, wird auf »1« geschaltet, wodurch das Glied 68 den chiffrierten Text &> passieren läßt Der SÄ-Takt zu dem Mischregister wird eingeschalet und 56 Taktimpulse werden erzeugt, wodurch der Inhalt des Mischregisters seriell durch das NAND-Glied 68 und den Inverter 69 su der Ausgangsklemme 80 und somit zur Zentralsfeuereinheit Ϊ0 durchgeschoben wird.

Der ersten Block des chiffrierten Textes enthält 16 Synchronisationsbits und 40 Datenbits. Da die Startkonfiguration des f-Registers 9 in dem ersten Block des chiffrierten Textes enthalten ist, kann der Klartext in der Dechiffrierungsoperation wieder erkannt werden. Der Block aus der chiffrierten Nachricht, der dem ersten Block folgt, enthält dann 56 Datenbils.

Vor der Chiffrierung eines jeden der aufeinanderfolgenden Blöcke der Nachricht wird ein Einleitungsimpuls über den Anschluß 402 geleitet, um das erste Flip-Flop des Mischregisters auf den »1 «-Zustand zu setzen, während alle anderen Bitpositionen sich auf »O«-Zuständen befinden.

Die nächsten 56 Bits des Klartextes sind »Exclusive-ORed« in dem Glied 60 mit den nächsten 56 Bits in dem nichtlinearen Bitzug. Das Ergebnis wird wiederum in das Mischregister gegeben, die Bits werden gewechselt und der chiffrierte Text zu der Zentralsteuereinheit übertragen.

Nachdem der lctzic Block der Nachricht chiffriert wurde, wird ein Rücksetz-1-Impuls erzeugt und an den Anschluß 134 (F i g. 2A),403(Fi g. 4A) und 422 (F i g. 4B) angelegt und die £WC-Steuerleitung auf einen »0«-Pegel geschaltet. Der Rücksetz-1-Impuls setzt über den Anschluß 533 das Synchronisationslade-Flip-Flop % zurück und bewirkt eine Präparierung für die Chiffrierung einer neuen Nachricht. Der PR-Takl taktet fortlaufend das f-Register durch seine maximale Längssequenz durch.

Entschlüsselungsverfahren

Der Entschlüsselungs- bzw. Dechiffrierungsmodus wird eingeleitet, wenn die Steuerleitung dies bestimmt auf den Eingängen der NAND-Glieder 71,72,74,85 und 88 und diese auf ihren »1»-Pegel schaltet. Zur gleichen Zeit wird ein Einleitungsimpuls über den Anschluß 402 an den Eingang des NOR-Gliedes 93 und den Setzeingang Sdes Flip-Flops 164 über den Anschluß 404 geführt. Dieser Impuls setzt das Flip-Flop 164 auf seinen »1 «-Zustand, während alle anderen Bitpositionen des Mischregisters auf ihren »O«-Zustand geschaltet werden. Der PR-Takl am f-Register 9 wird unterbrochen, so daß das kontinuierlich weiterschaltende Register angehalten wird. Das P-Register wird seinem Rückführpfad 5 durch Sperrung des NAND-Gliedes 71 unterbrochen bis das Flip-Flop 76 gesetzt wird.

Der erste Block von 56 chiffrierten Bits wird an einem Anschluß 432 empfangen und über ein NAND-Glied 88 und ein NAND-Glied 92 geführt. Die Ausgangssignale vom NAND-Glied 92 werden Bit für Bit durch aufeinanderfolgende S/?-Taktimpulse in das Mischregister eingegeben. Da das Flip-Flop 164 ursprünglich auf »1« gesetzt war, wird das Wach-Bit in der 57. Position erscheinen, wenn das 56. Bit in das Mischregister gegeben wurde. Der SR 57-Ausgang wird auf den »1 «-Zustand geschaltet, wodurch das Flip-Flop 66 gesetzt wird. Das Mischregister wird ein- oder mehrmals mit einem S/?-Taktimpuls getaktet Da das Voll-Flip-Flop 66 sich in seinem »1 «-Zustand befindet, wenn dieser Takt erscheint, werden die NAND-Glieder 91 und der PE-Eingang des Mischregisters für eine parallele Arbeitsweise umgeschaltet, so daß das Register parallel geladen werden kann und ein Bitwechsel stattfinden kann. Durch diese Operation werden die 16 Synchronisationsbits in der korrekten Folge für die Übergabe in das P-Register 9 plaziert und die verbleibenden 40 Bits entmischt Das Voll-Flip-Flop 66 bewirkt ebenfalls, daß das NAND-Glied 77 (F i g. 2A) über den Anschluß 202 wirksam wird, so daß sein Ausgang auf »0« geschaltet wird und das f-Register

über die Eingänge MR jeweils vollständig auf »0« gesetzt wird. Nach einem S/?-Taktimpuls wird das Ladesynchronisations-Flip-Flop 98 (Fig.4B) gesetzt und das Voii-Flip-Flop 66 zurückgesetzt, das fviischregister 160 in serielle Arbeitsweise umgeschaltet und der Ausgang des NAND-Gliedes 77 wieder auf seinen »1 «-Pegel gebracht. Mit dem Setzen des Ladesynchronisations-Flip-Flops 98 wird bewirkt, daß das NAND-Glied 74 wirksam wird und über den Anschluß 204 den Zustand von SR 57 passieren läßt durch das NAND-Glied 32 zu dem /- und zu dem Κ-Eingang des Registers 12.

Das /'•Register 9 und das Mischregister 160 werden durch ihre entsprechenden Takte getaktet. Der SR 57-Ausgang wird Bit für Bit in das P-Register 9 '5 übergeben. Wenn das 16. Synchronisationsbit in das /^Register eingegeben ist, wird das Wach-Bit das

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NAND-Glieder 72 und 75 setzen. Dieses Flip-Flop bleibt in diesem »1 «-Zustand bis es durch den Rücksetz-1-Impuls über den Anschluß 134 zurückgesetzt wird, der erzeugt wird, nachdem die chiffrierte Nachricht komplett dechiffriert ist. Das P-Register 9 enthält jetzt die gleiche Bitkonfiguration wie wenn zu Beginn die zu dechiffrierenden Informationen chiffriert ¹S waren.

Das Flip-Flop 76 sperrt nun das NAND-Glied 71 und das NAND-Glied 74. Dadurrh wird bewirkt, daß die P-Registerrückkopplung 5 wieder wirksam gemacht wird. Die vierzig gemischten Bits im chiffrierten Text werden nun von dem NAND-Glied 83 Bit für Bit in das EXKLUSIV-ODER-Glied 84 mit der gleichen nichtlinearen Pseudo-Zufallsbitfolge, die ursprünglich beim Chiffrieren der Daten verwendet wurde, behandelt. Der entsprechende Code (Code A, Code B oder Code C) wird durch den »!«-Pegel auf einer der Leitungen SEL A, SEL B oder SEL Can den NAND-Gliedern 50, 51 und 52 gewählt. Anschließend erscheinen vierzig vollständig dechiffrierte Bits am Ausgang des Inverters 86, nachdem diese das NAND-Glied 85 passiert haben, so daß sie am Ausgang 120 anstehen.

Wie im Zusammenhang mit dem Chiffrierungscode beschrieben wurde, enthalten alle nach dem ersten Block auftretenden Blocks 56 Datenbits. Von diesen Blocks werden während der Dechiffrierung keine Synchronisationsdaten geladen. Somit wird nach der Entmischung der Bits der Klartext am SR 56-Ausgang erkannt werden und nicht am Ausgang SR 57 mit den nächsten 56 Bits des nichtlinearen Bitzuges im ersten Block. Die NAND-Glieder 81, 82 und 83 in Serie mit dem Inverter 79 bilden die notwendige Exclusiv-Torschaltung. Während des ersten Blocks wurde ein • »Erster-Blöck-Steuerimpuls« an den Anschluß 320 angelegt, der mit dem Inverter 79 Und dem NAND-Glied 82 verbunden ist, so daß dieser Anschluß einen »1 «-Pegel annimmt.

Dadurch entsteht am Ausgang des NAND-Gliedes 83 beim Vorliegen entsprechender Bedingungen dn SR 57 ein Ausgang. Während der nachfolgenden Blocks bleibt das »Erster-Block-SteuerimpulsK-Signa! am Anschluß 320 auf seinem »0«-PegeI, so daß infolge des Vorhandenseins eines entsprechenden Signals an SR 56 ein Ausgang am NAND-Glied 83 entsteht. Vor der Dechiffrierung eines jeden Blockes wird ein Einleitungsimpuls über den Anschluß 402 angelegt, um das Mischregister vorzubereiten, so daß alle »0«-lnformationen vor dem Wächterbit in der ersten Position auftreten.

Nachdem der letzte Block der Nachricht entschlüsselt wurde, wird ein Zurücksetz-1-Impuls erzeugt und die DEC-Steuerleitung auf einen »0«-Pegel geschaltet. Der Rücksetz-1-Impuls setzt über den Anschluß 134 (Fig. 2A) das Flip-Flop 76 zurück, um eine Vorbereitung für den nächsten zu dechiffrierenden Block einer neuen Nachricht zu treffen. Der PR-Takt läuft kontinuierlich weiter, so daß das P-Register 9 seine

Im folgenden wird wieder auf Fig.5 Bezug genommen. Die programmierbare Dechiffriervorrichtung 20 ist auf einer Stecktafel 30 dargestellt. Des weiteren befinden sich auf dieser die vier wesentlichen Teile, das heißt das P-Register 9, das Mischregister 160, die iiichtlineare Logik 506 und die Schnittstellen und Steuerkreise 508. Die komplette erste programmierbare Sicherheitsverbindung 151 ist innerhalb eines Empfangsteiles 154 der zweiten Sicherheitsverbindung gezeigt. Die Konstruktion ist in F i g. 5 nur als Beispiel anzusehen und bedeutet keine Einschränkung bezüglich möglicher Konstruktionen.

In Verbindung mit der hier enthaltenen Referenz in bezug zu der nichtlinearen Sequenz, dem nichtlinearen Sequenzgenerator und der nichtlinearen Übertragung wird darauf hingewiesen, daß unter einer nichtlinearen Operation auch jeder Operation zu verstehen ist. in der die gleichen logischen Manipulationen nicht zu jeder Zeit an einer Bitreihe wirksam werden.

Die Chiffrierungsvorrirhtung ge,näß de"· im vorangehenden als Beispiel beschriebenen Art verwendet ein 16-Bit-Schieberegister mit Rückkopplung, wobei 65 535-10⁴ mögliche Startkonfigurationen denkbar sind. Das Schieberegister wird in Verbindung mit einem oder mehreren nichtlinearen Sequenzgeneratoren verwendet, deren Eingangsverbindungen durch den Anwender, normalerweise durch eine Bank, verändert bzw. gewählt werden können. Es gibt somit 16!/(2! · 7!) oder 2.07 · 10⁹ mögliche Konfigurationen für den Eingang eines jeden nichtlinearen Sequenzgenerators. Schließlich ist die Nachricht in 56 Bitblocks geteilt und die Bits innerhalb eines jeden Blocks werden in einer Art gemischt, die durch den Anwender des Gerätes bestimmt werden kann. Dies bietet 28! · 2²⁸ oder 8.18 - ΙΟ³⁷ mögliche Konfigurationen. Durch Multiplizieren ergibt sich:

6.5525 · 10⁴ - 2.07 · 10⁹ · 8.18 - 10³⁷ = 1.11 - 10⁵²
Gesamtmöglichkeiten. Die Chance, daß eine Dechiffrierung der chiffrierten Daten unberechtigterweise vorgenommen werden kann, ist somit sehr gering.

Hierzu 8 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zum Chiffrieren von in einer Patenreihe definierter Länge enthaltenen Daten durch Erzeugung einer Pseudo-Zufallsbitfolge und Kombination der Pseudo-Zufallsbitfolge mit der Datenreihe, dadurch gekennzeichnet, daß die Bits der Pseudo-Zufallsbitfolge in einer nichtlinearen Übertragungsvorrichtung (4OA, 41Λ usw.) einer einmaligen nichtlinearen Transformation unterzogen werden und daß die so behandelte Pseudo-Zufallsbitfolge in einer Kombinationsschaltung (60) mit der der Vorrichtung zugeführten Datenreihe einer logischen Kombination unterzogen wird, so daß eine kombinierte Bitfolge entsteht, die in einer mit dem Ausgang der Kombinationsschaltung (60) verbundenen Mischschaltung (162) in sich selbst gemischt wird, wöbe, am Ausgang der Mischschaltung (162) <iie verschlüsselte Biifoigc entsteht.

2. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung ein Schieberegister (12—18) mit einer Schieberegistereingangsschaltung (28, 32, 73, 74) und einer Vielzahl von Schieberegisterstufen enthält und daß eine Rückkopplung (5) mit dem Ausgang einer ausgewählten Schieberegisterstufe verbunden 1st, um ein Rückkopplungssignal zu erzeugen, dessen logischer Wert abhängig ist von den Zuständen der genannten ^gewählten Schieberegisterstufen und daß die Rückkopplung (5) mit der genannten Schieberegistereingangsschaitung (28, 32, 73, 74) verbunden ist

3. Vorrichtung nach Anspru^n 2, gekennzeichnet durch weitere Rückkopplungen (P 16) zur Kopplung der letzten Stufe des genannten Schieberegisters mit der Schieberegistereingangsschaltung (28, 32, 73, 74), so daß diese entweder durch die genannte Rückkopplung (5) oder durch die weiteren Rückkopplungen (F 16) wirksam gehalten wird.

4. Vorrichtung nach den Ansprüchen 2 und \ dadurch gekennzeichnet, daß die genannten nichtlinearen Übertragungsvorrichtungen folgende Teile enthalten: Logische Kreise (40MJl die selektiv mit Ausgängen von weiteren ausgewählten Stufen des genannten Schieberegisters (12—18) verbunden Werden und auf einer Vielzahl von Ausgangsleitungen Ausgangssignale erzeugen. Paritätsgeneratoren (41/4Jt die mit den genannten Ausgangsleitungen Verbunden sind und für die genannten Ausgangskignale Pariiälsbits erzeugen, wobei die Paritätsbits aufeinanderfolgend zur Bildung der transformierten Bitfolge erzeugt werden.

5. Vorrichtung nach Anspruch 4. dadurch gekennzeichnet, daß die genannten logischen Kreise eine Vielzahl von logischen Toren (43) enthalten, die jeweils einen ersten und zweiten Eingang aufweisen Und die direkt und über einen Inverter (45) angesteuert werden und daß zwei der genannten Ausgänge der weiteren ausgewählten Stufen des

»genannten Schieberegisters (12—18) in der vorgenannten Weise mit den Toren (43) verbunden sind Und wobei die Ausgänge der genannten Tore (43) mit den genannten Paritätsgeiieratoren (4IA) verbunden sind,

G, Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die genannten Kombinationsmittel ein EXKLUSIV* ODER-GLIED (60) enthalten, an das die genannte transformierte Bitfolge und die Datenbitreihe angelegt werden.

7. Vorrichtung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Mischregister folgende Teile enthält: Ein Serienparallelschieberegister (162), das in einem serieller* Modus oder in einem parallelen Modus arbeiten kann und das eine Eingangsstufe aufweist, die mit den genannten Kombinationsmitteln verbunden ist; programmierbare Verbindungsvorrichtungen zum wahlweisen Verbinden der parallelen Ausgänge (SR 1 Γ usw.) der ausgewählten Schieberegisterstufen des Serienparallelschieberegisters mit parallelen Eingängen (SR 1 N usw.) von weiteren ausgewählten Stufen des genannten Serienparallelschieberegisters (162), so daß der Inhalt der Stufen des genannten Serienparallelschieberegisters gemischt werden kann.