DE2607784B2 - Datenchiffrierverfahren und vorrichtung zur durchfuehrung dieses verfahrens - Google Patents
Datenchiffrierverfahren und vorrichtung zur durchfuehrung dieses verfahrensInfo
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Description
Di« Erfindung betrifft ein Verfahren zum Verschlüsseln von in einer Datenreihe enthaltenen Daten durch
Erzeugung einer Pseudo-Zufallsbitfolge und Kombination der Pseudo-Zufallsbitfolge mit der Datenreihe
sowie eine Vorrichtung zur Durchführung dieses Verfahrens.
Aus der DT-OS 23 60 788 ist bereite eine Verschlüsselungsvorrichtung bekannt, bei der ein Zufallsgenerator
vorgesehen ist, der in Abhängigkeit von einem
Benutzungskennwort eine Anzahl von Zufallszahlen erzeugt, die zum Aufbau einer Obersetzungstabelie
verwendet werden. Bei diesem System ist es von Nachteil, daß zur Verschlüsselung ein Benutzungskennwort benötigt wird, durchl das auch die höchstmögliche
Verschlüsselungskombination begrenzt wird. Des weiteren ist in der DT-OS 22 31 849 eine Chiffriereinrichtung
beschrieben, in der eine nichtlineare Transformation
durch ein Schlüsselwort gesteuert wird, wonach eine lineare Transformation, d: h. eiiie Z'eichenvertauschung
vorgenommen wird. Auch diese Vorrichtung ermöglicht keine ausreichend hohle Kombinationsmöglichkeit
durch die mit Sicherheit eine unberechtigte Entschlüsselung vermeidbar ist
Es ist die Aufgab« der Erfindung, ein Datenchiffrierverfahren der oben bezeichneten Art aufzuzeigen, nach
dem mit einfachen Mitteln eine verschlüsselte Datenbitfolge erzeugt werden kann, die infolge von extrem
hohen Kombinationsmöglichkeiten nur eine geringe Wahrscheinlichkeit bietet, von unberechtigten Personen
entschlüsselt werden zu können.
Die Erfindung ist dadurch gekennzeichnet daß die Bits der Pseudo-Zufallsbitfolge in einer nichtlinearen
Übertragungsvorrichtung einer nichtlinearen Transformation unterzogen werdein und daß die so behandelte
Pseudo-Zufallsbitfolge in einer Kombinationsschaltung mit der der Vorrichtung üugeführten Datenreihe einer
logischen Kombination unterzogen wird, so daß eine kombinierte Bitfolge entsteht die in einer mit dem
Ausgang der Konnbinationsschaltung verbundenen Mischschaltung in sich selbst gemischt wird, wobei am
Ausgang der Mischschaltung die verschlüsselte Bitfolge entsteht
Datenverschlüsselungsverfahren gemäß der vorliegenden Erfindung finden speziell Anwendung auf dem
Gebiet der automatischem Bankschaltervorrichtuneen.
z.B. bei automatischen: Bankschaltermaschinen und
Geldausgabemaschinen, bei denen die Maschinen zur Durchführung von Operationen mittels einer zu
verwendenden Kreditkarte freigegäben werden. Derartige
Kreditkarten können Informationen enthalten, die zum Beispiel in Form von magnetischen Aufzeichnungen
auf einem auf derKreditkarte;angeordneten
Magnetstreifen enthalten sind. Zur Vermeidung einer unberechtigten Verwendung der Kreditkarten ist es
unter anderem wünschenswert, daß zumindest ein Teil der aufgezeichneten Informationen auf dieser in
verschlüsselter Forcn vorhanden ist
Im foigenden wird die Erfindung anhand der Zeichnungen beschrieben. In diesen zeigt
Fig. 1 ein Blockschaltbild einer automatischen Dankschaltermaschine, die mittels einer Kreditkarte, auf
der verschlüsselte Informationen aufgezeichnet sind,
aktiviert werden kann,
F i g. 2A und 2B ein Blockschaltbild eines Pseudo-Zufallssequenzgenerators
mit Teilen von seinen Schnittstellen und einer Steuerlogik,
Fig.3A und 3B ein Blockschaltbild einer nichtlinearen
Übertragungslogik, die mit dem Pseudo-Zufallssequenzgenerator
gemäß Fig. 2A und 2B verbunden ist
und Teilen von der zugeordneten Schnittstelle sowie von der Steuerlogik,
Fig.4A und 4B ein Blockschaltbild eines Mischregisters
mit Teilen der diesen zugeordneten Schnittstellen und mit Teilen der Steuerlogik und
Fig.5 eine perspektivische Darstellung einer Bank-Schaltermaschine,
die mit einer Verschlüsselungsvorrichtung ausgestattet ist und eine Einstecktafel enthält
In Fig. 1 is("mit den wesentlichen Komponenten
eines Systems, zum Beispiel einer Bankschaltermaschine, eine programmierbare Chiffriervorrichtung 20
gezeigt Eine Kreditkartenlese- und -schreibvorrichtung
30 kann zum Lesen eines auf einer Kreditkarte angeordneten Magnetstreifens verwendet werden, um
vom chiffrierten Text Datensignale zu erzeugen, die über eine Leitung 110 mit einer Klemme der
Zentralsteuervorrichtung 10 in Wirkbeziehung stehen. Nicht alle von dem Magnetstreifen gelesenen Daten
müssen chiffriert sein. Nur diejenigen Daten, die als Geheimdaten angesehen werden, müssen chiffriert sein.
Die Zentralsteuereinheit 10 empfängt und sendet außerdem Schnittstellensignale und Steuersignale von
und zu der Chiffriervorrichtung 20 über eine Leitung 112!, zu der Lese- und Schreibvorrichtung 30 über eine
Leitung 114 und zu anderen Anschlußgeräten (nicht geneigt), um die verschiedenen Geräte und Module
wirksam zu machen. Die Zentrabteuereinheit 10 richtet den verschlüsselten Text über eine Leitung 1*6 an einen
Anschluß 100 der Chiffriervorrichtung 20 zur Dechiffrierung. Die dechiffrierten Daten werden als Klartext
bezeichnet. Die den Klartext enthaltenden Daten SS erscheinen an einem Anschluß 120 und werden über
eine Leitung 118 der Zentraleinheit 10 zur Weiterverarbeitung
zugeführt Die Verarbeitung kann beispielsweise eine Prüfung eines Kundenidentifikationscodes, der
Kontonummer, des Kartengültigkeitsdatums, Prüfung von Zahlen über den erlaubten Zugriff an einem Tag
und Daten über den letzten Gebrauch beinhalten. Bestimmte Teile des Klartextes können unverändert
bleiben ungeachtet der Anzahl der Verwendungen der Karte, während andere Teile des Klartextes auf den
jeweiligen neuesten Stand gebracht werden müssen, um die Verwendung anzuzeigen. Die Zentraleinheit 10
richtet nach Vervollständigung bzw. Erneuerung des Klartextes den gültigen Klartext über eine Leitung 122
und eine Anschlußklemme 140 an die Chiffriervorrichtung 20, in der die auf den neuesten Stand gebrachten
Daten des Klartextes wieder chiffriert werden, in der im nachfolgenden zu beschreibenden Art und Weise. Die
wiederchiffrierten Daten gelangen dann über einen Anschluß 80 und eine Leitung 124 in die Zentralsteuereinheit
10 und dann Ober eine Leitung 126 zu der Lese- und Schreibvorrichtung 30.
P-Register
In den Fig.2A und 2B ist ein P-Register 9 zur
Erzeugung eines maximalen Pseudo-Zufallsbitsequenzlängencodes dargestellt
Das P-Register Sf enthält vier Schieberegister 12,14,
16 und 18, die in der Weise seriell miteinander verbunden sind, daß das an der letzten Stufe eines
Registers auftretende Signal als Eingang der nächstfolgenden Stufe verwendet wird. In der hier als Beispiel
beschriebenen Anordnung besteht jedes der Schieberegister aus einem 4-Bit-Universalschieberegisterblock in
der Art, wie sie die Firma FAIRCHILD INC unter der Teile-Nr. 9300 herstellt Jedes der Schieberegister
enthält eine Flip-Flop-Stufe pro Bit Der Ausgang einer jeden Flip-Flop-Stufe liegt an einer Drei-Stiftverbindung,
zum Beispiel der Ausgang QO des Schieberegisters 12 ist mit der Drei-Stiftverbindung PIA P Iß und
P IC verbunden. Die anderen Schieberegisterausgänge,
im Schieberegister 12 mit Q 3 bezeichnet, sind jeweils mit einer Drei-Stiftverbindung verbunden, beispielsweise
die entsprechende Verbindung des Schieberegisters 18 ist mit Ρ16Λ, P16flund P16C verbunden. Jeder der
Anschlüsse P1Λ bis P16C liegt in einer Position eines
Verbindungsstücks 150, das in Fig.5 dargestellt ist
wobei die P-Registeranschlüsse in diesem allgemein mit der Bezugszahl 502 versehen sind. Das P-Register ist so
aufgebaut daß es eine maximale Längsbitfolge durch den ausgewählten (^-Ausgang des ausgewählten Registers
erzeugen kann, wobei das Ergebnis zurück zum Eingang der ersten Schieberegisterstufe geführt wird, so
daß die maximale Längsbitfolge entsteht Mit einem 16-Bit-Schieberegister (das durch die serielle Zusammenschaltung
der vier Schieberegisterstufen aus jeweils 4 Bits entsteht) kann eine maximale Längssequenz von
65 535 (216—1) erzeugt werden, wobei in dieser Folge
niemals eine derartige 16-Bitfolge im gleichen Rhythmus
erzeugt wird. Das Ausführungsbeispiel zeigt daß der 0 2-Ausgang des Schieberegisters 12 mit einem
Eingang eines EXKLUSIV-ODER-Gliedes 22 verbunden
ist Der andere Eingang dieses EXKLUSIV-ODER-Gliedes ist mit dem Q 3-Ausgang des Schieberegisters
18 verbunden. Ein EXKLUSIV-ODER-Glied 24 weist
einen Eingang auf, der mit dem Ql-Ausgang des
Schieberegisters 18 verbunden ist wobei der zweite Eingang dieses Gliedes mit dem Q !-Ausgang des
Schieberegisters 16 verbunden ist Die einzelnen Verbindungen der Gleider 22 und 24 sind hier nur
beispielsweise beschrieben und können auch in beliebiger anderer Folge vorgenommen werden, um eine
spezielle Bitsequenz zu erzeugen. Die Ausgänge der EXKLUSIV-ODER-Glieder 22 und 24 liegen jeweils an
einem separaten Eingang eines weiteren EXKLUSIV-ODER-Gliedes 26, dessen Ausgang mit den /- und
K- Eingängen des Schieberegisters 12 über eine Rückkopplungsleitung 5 verbunden ist in die NAND-Glieder
28 und 32 eingefügt sind.
An den PO- bis P3-Eingängen eines jeden Schieberegisters
12,14,16 und 18 liegen +5 Volt die über einen
1 K-Widerstand 132 angelegt werden, um diese Eingänge auf einem hohen logischen Pegel (»1«) zu
halten. Während der gesamten Beschreibung bedeutet der Ausdruck hoch somit eine logische »1« und niedrig
bedeutet eine logische »0«. Der PE-Eingang (Parallelwirkung) eines jeden Schieberegisters ist mit einem
Rücksetzeingang-1-Anschluß 134 verbunden. Alle GEingänge (Takt) der Schieberegister sind mit einem
P/7-Taktanschluß 136 verbunden. Wenn eine Energie
zuerst an die Vorrichtung angelegt wird oder wenn eine ι ο vollständige Chiffrierung oder Dechiffrierung der
Information durchgeführt wurde, werden alle Flip-Flops der P-Register dazu veranlaßt daß sie einen »1 «-Zustand annehmen, in dem ein niedriger logischer
Signalpegel an den Rücksetz-1-Anschluß 134 angelegt wird. Beim Auftreten des nächsten PÄ-Taktimpulses,
der über den Anschluß 136 an alle Flip-Flops der Register angelegt wird, werden diese auf den »1 «-Zustand gesetzt Der logische Pegel des an den
Rücksetz-1 -Eingang 134 angelegten Signals nimmt dann einen hohen Wert an, um über die P£-Eingänge des
Schieberegisters eine serielle Arbeitsweise zu ermöglichen. Aufeinanderfolgende PR-Taktsignale, die an den
Anschluß 136 angelegt werden, bewirken eine fortlaufende serielle Arbeitsweise, wobei die Signale vom
Ausgang des EXKLUSIV-ODER-Gliedes 26 über die Rückkopplungsleitung 5 an das Schieberegister 12
zurückgeführt wird und im Rhythmus der PÄ-Taktsignale durch jede Stufe der P-Register durchgetaktet
wird. Das P-Register erzeugt somit eine maximale Längenlinearpseudo-Zufallsbitfolgeinformation. Zu bestimmten Zeiten erscheinen somit 16 Bits an den
zugeordneten Anschlüssen PM bis P16C
Der P/?-Takt und andere Taktsignale, die im Zusammenhang mit der folgenden Beschreibung diskutiert werden, steuern den Datenfluß. Die Erzeugung der
Taktsignale ist allgemein bekannt und wird somit hier nicht im einzelnen beschrieben.
In den Fig.3A und 3B sind drei nichtlineare Sequenzgeneratoren beschrieben, die entsprechende
logische Teile 4OA 4OB und 40Centhalten und zu denen entsprechende Paritätsgeneratoren 4M, 4iB und 41C
gehören. Diese Folgegeneratoren wandeln die Pseudo-Zufallsbitfolgesignaie, die in dem P-Register 9 erzeugt
wurden, in drei separate, nichtlineare Pseudo-Zufallsbitfolgen um, die mit Code A, Code B und Code C
bezeichnet sind und die auf den Leitungen 302,304 und so
306 auftreten. In dem hier angeführten Beispiel wird lediglich ein einziger nichtlinearer Folgegenerator
benötigt um eine spezielle Sequenz zu erzeugen. Die zwei zusätzlichen Folgegeneratoren bieten zusätzliche
Variierungsmöglichkeiten in den unterschiedlichen Folgen und können zum Beispiel für unterschiedliche
Ausgaben von Kreditkarten verwendet werden.
Die nichtlinearen Folgegeneratoren sind bezüglich ihres Aufbaues identisch und jeder enthält sieben
Inverter 45, sieben NAND-Glieder 43 und einen Paritätsgenerator. Der Eingang eines jeden Inverters 45
ist mit einem geradzahligen Aufnahmestift »5« verbunden. Ein Eingang eines jeden NAND-Gliedes 43 ist
dagegen mit einem individuellen ungeradzahligen Aufnahmestift »Sk verbunden. Der Ausgang eines jeden
Inverters 45 ist mit dem anderen Eingang eines entsprechenden NAND-Gliedes 43 verbunden. Die
Aufnahmestifte sind mit SiA bis Si4A für den
Generator 4OA und mit SiB bis Si4B für den
Generator 405 und mit SiC bis 514C für den
Generator 40C bezeichnet Die Ausgänge eines jeden der sieben NAND-Glieder 43 von einem Folgegenerator sind mit den Eingängen der zugeordneten
Paritätsgeneratoren 4M bis 41C verbunden. Die
verwendeten Paritätsgeneratoren sind bezüglich ihres Aufbaues gleich und wirken so, daß beim Auftreten
einer geradzahligen Anzahl von logischen »1« auf den sieben Leitungen eine logische »0« erzeugt wird und
beim Auftreten einer ungeradzahligen Anzahl von logischen »1« eine logische »1« am Ausgang erzeugt
wird.
Im folgenden wird kurz auf Fi g. 5 Bezug genommen, in der Aufnahmestifte mit den nichtlinearen Sequenzgeneratoren von F i g. 3 allgemein durch die Bezugszahl
504 in dem Aufnahmestück 150 des programmierbaren Sicherheitskreises 151 definiert sind. Die Schaltungen
von Fig.3A und 3B sind hier schematisch mit dem Bezugszeichen 506 bezeichnet Das Steckerteil 152 des
Verbindungsstücks 151 enthält eine Vielzahl von Schaltdrähten 54, von denen jeder einen speziellen
P-Stift von dem P-Register 9 mit einem speziellen S-Stift eines nichtiinearen Sequenzgenerator verbindet.
Beispielsweise ist zur Programmierung eines nichtlinearen Pseudo-Zufallssequenzschlüssels ein Schaltdraht
von den: Stift PM des Schieberegisters 12 mit irgendeinem ausgewählten Eingangsstift des nichtlinearen Logikgenerators 4OA zum Beispiel mit dem Stift
S14Λ zu verbinden. Wenn jeder der Eingänge der drei
nichtiinearen Folgegeneratoren angeschlossen ist wird insgesamt eine Anzahl von 42 Verbindungsdrähten bzw.
Brücken benötigt Sechs Ausgangsstifte des P-Registers werden nicht benötigt
Im folgenden wird wieder auf die F i g. 3A und 3B Bezug genommen, in denen die Ausgangssignale von
den Paritätsgeneratoren 41/4, 41B und 41C über die
Leitungen 302, 304 und 306 mit entsprechenden Eingängen von NAND-Gliedern 50, 51 und 52
zusammenwirken. Von diesen NAND-Gliedern ist jeweils der andere Eingang über Leitungen SELA,
SEL B und SEL C geführt Die gewünschte Bitreihe, Code A Code ßoder Code Cwird durch Anlegen einer
logischen »1« an die entsprechende Leitung SEL ausgewählt Die Ausgänge der vorgenannten NAND-Gleider sind jeweils mit einem separaten Eingang eines
weiteren NAND-Gliedes 53 verbunden. Der durch einen Inverter 55 invertierte Ausgang des NAND-Gliedes 53 liegt an einem Eingang eines EXKLUSIV-ODER-Gliedes 60. Das Ausgangssignal von dem
Inverter 55 kommt somit von einem ausgewählten nichtlinearen Pseudo-Zufallsgenerator. Der zweite
Eingang des EXKLUSIV-ODER-Gliedes 60 empfängt von einem Anschluß 140 das Klartextsigna] das in dem
EX KLUSI V-ODER-Ring Bit für Bit mit dem Impulszug verschlüsselt wird, der in einem entsprechenden
nichtlinearen Pseudo-Zufallsgenerator erzeugt wurde.
Die NAND-Glieder 62,63 und 64 steuern die Taktung
der teilweise verschlüsselten Daten an den Ausgang 310 eines NAND-Gliedes 64. Ein Datenkennzeichnungssignal wird über einen Anschluß 312 an das NAND-Glied 62 zur Steuerung der teilweise verschlüsselten
Daten an einen Eingang des NAND-Gliedes 64. Ein Synchronisations-Flip-Flop wird über die Leitung 314
dem NAND-Glied 63 zur Steuerung der an den anderen Eingang dieses NAND-Gliedes angelegten Signale, die
von der letzten Stufe des Schieberegisters 1« (F i g. 2) kommen, zu dem zweiten Eingang des NAND-Gliedes
64 verwendet. Die Funktionsweise dieser Signale wird
im folgenden im Detail beschrieben.
Mischregister
Im folgenden wird unter Bezugnahme auf die F i g. 4A und 4B ein in diesen enthaltenes Mischregister 160
beschrieben, das aus vierzehn 4-Bit-Universalschieberegistern 162 besteht, von denen lediglich drei
dargestellt sind. Des weiteren ist ein Flip-Flop 164 vorgesehen, so daß durch diese Schaltungsanordnung 57
Bitpositionen definiert werden können. Jeder der mit SÄ N bezeichneten Eingänge und jeder der mit SR T
bezeichneten Ausgänge der vierzehn Schieberegister besitzt in dem Empfangsteil 154 eines zweiten
programmierbaren Sicherheitsverbindungsstücks
(F i g. 5) eine entsprechende Position. Ein dem Stecker 152 ähnlicher weiterer nicht gezeigter Stecker verbindet
diese mit dem Empfangsteil 154. Die in diesem enthaltenen Verbindungsdrähte verbinden ausgewählte
Eingänge SR N mit ausgewählten Ausgängen SR T, um
einen Bitzwischenwechsel zu erzeugen. Die Lage der 56 Verbindungsdrähte in dem Stecker bestimmen die Art
dieses Bitzwischenwechsels. Um beispielsweise die Bitpositionen 2 und 54 zu wechseln, ist der Ausgangsstift
SR 2 T mit dem Eingangsstift SR 54 N und der Ausgangsstift SÄ 54 Γ mit dem Eingangsstift SR 2 N zu
verbinden. In der gleichen Weise sind zur Verwechslung der Positionen 4 und 9 der Ausgang SÄ 4 T mit dem
Eingang SÄ 9 N und der Ausgang SÄ 9 T mit dem Eingang SÄ 4 /^verbunden.
Die PE-Eingänge der vierzehn Schieberegister 162 sind mit dem »0« Ausgang eines Voll-Flip-Flops 66
verbunden.
Ein von einem Anschluß 406 kommendes SÄ-Taktsignal gelangt an den C-Eingang eines jeden der
Schieberegister 162 und an das Flip-Flop 164. Der K- und /-Eingang des ersten Schieberegisters 162 ist
jeweils mit dem »1« Ausgang des Flip-Flops 164 verbunden. Der K- und der /-Eingang eines jeden der
folgenden Register ist jeweils mit dem Q 3-Ausgang
eines jeweils vorangehenden Registers verbunden. Der Ausgang der vierzehn Schieberegister (57. Bitposition)
ist mit seinem eigenen Eingang, mit dem Eingang des Flip-Flops 66 und mit dem Eingang eines NAND-Gliedes
74 (F i g. 2A) verbunden. Wenn das Voll-Flip-Flop 66
gesetzt ist, so arbeitet das Mischregister 160 in einer parallelen Arbeitsweise. Das Auftreten eines SÄ-Taktimpulsen
bewirkt, daß die Pegel (»0« oder »1«), die am Eingang SRi N dargestellt sind, über SÄ 56 N in das
Mischregister eingegeben werden. Somit tritt ein so Bitzwischenwechsel auf. Da die Kapazität des Mischregisters
auf 56 Bits festgelegt ist, entstehen alle Informationen in Form eines Blocks aus 56 Bits. Wenn
das Flip-Flop 66 gesetzt ist, so wird das Mischregister 160 auf eine serielle Arbeitsweise umgestellt, so daß
beim Auftreten eines jeden darauffolgenden SÄ-Taktimpulses bewirkt wird, daß der Inhalt des Mischregisters
160 um eine Position, zum Beispiel von der Bitposition 55 zur Bitposition 56 verschoben wird. Der vollständig
chiffrierte Text erscheint nun Bit für Bit an der Position SÄ 56 und wird über den Anschluß 80 mit Hilfe des
N AN D-Gliedes 68 und des Inverters 69 ausgetaktet.
Als Zusammenfassung der vorangehenden Erläuterungen kann somit gesagt werden, daß die maximale
Länge der linearen Pseudo-Zufallsbittsequenz in einem <■<
P-Schieberegister 9 mit einer Rückkopplung erzeugt wird. Nichtlineare Logikkreise (Fig. 3A) werden durch
erste programmierbare Sicherheitsverbindungen 152 (Fig.5) verbunden, um ausgewählte Stufen des
P-Schieberegisters 9 zu bestimmen, um eine maximale Längen-nichtiineare-Pseudo-Zufallsbitfolge zu erzeugen.
Dieses Signal wird dann mit dem Klartextsignal Bit für Bit vermischt (exclusive-ORed), um teilweise den
Klartext zu chiffrieren (Fig.3B). Die vorangehend
erwähnte teilweise chiffrierte Bitfolge wird ferner im Mischregister (Fig.4A) codiert, in dem eine zweite
programmierbare Sicherheitsverbindung 154 (Fig.5) verwendet wird, um Bitpositionen von einer Stufe des
Mischregisters zu einer anderen zu vertauschen, so daß ein total chiffrierter Ausgang entsteht. Infolge der
großen Anzahl von möglichen Veränderungen, die sich dem Programmierer zur Programmierung der ersten
und zweiten Sicherheitsprogrammierverbindungen 152 und 154 ergeben, ist die Sicherheit der chiffrierten
Ausgangsinformation nun maximiert.
Beschreibung der Schnittstellen und Steuerkreise
im Zusammenhang mit der übergeordneten
systemlichen Arbeitsweise
Chiffriermodus
Unter Bezugnahme auf die F i g. 2A, 2B, 3A, 3B, 4A und 4B wird darauf hingewiesen, daß der Chiffriermodus
festgelegt wird durch Verschalten der Steuerleitungen, die mit ENC bezeichnet sind auf den »1«-Pegel. Diese
Steuerleitung ist mit einem Eingang von NAND-Gliedern verbunden; 68,70,73,89 und 94.
Zur gleichen Zeit wird ein Einführungsimpuls an den Eingang 402 eines NOR-Gliedes 93 angelegt und über
einen Anschluß 404 der Setzeingang des Flip-Flops 164 des Mischregisters 160 wirksam gemacht. Der andere
Eingang 403 des Nor-Gliedes 93 empfängt das Setz-1-Signal. Der Einführungsimpuls setzt das Flip-Flop
164 unbedingt auf »!«-Zustand (SÄ 1 T% während
alle anderen Bitpositionen des Mischregisters 160 auf den »0«-Zustand über den MÄ-Eingang des Schieberegisters
162 gesetzt werden.
Der Rückkopplungspfad 5 des P-Schieberegisters 9 wird durch das NAND-Glied 70 inhibitiert bis das
Synchronisationslade-Flip-Flop % (Fig.4B) gesetzt wird. Die Zufalls-16-Bitkonfiguration, die in dem
P-Register enthalten ist, wird seriell in das Mischregister eingegeben, während ein Umlauf in das P-Register
erfolgt. Der sechzehnte Flip-Flop-Ausgang des Schieberegisters 18. der mit P16 bezeichnet ist, wird an einen
Eingang eines NAND-Gliedes 73 geführt. Das NAND-Glied 32 ermöglicht einen Durchgang zu seinem
Ausgang vom NAND-Glied 73 her. Somit erscheint der Status von P16 an den /- und K-Eingängen des
Schieberegisters 12. Der P16-Ausgang wird auch zu
einem Eingang eines NAND-Gliedes 63 geführt. Die NAND-Glieder 64,89 und 92, die dem NAND-Glied 63
folgen, lassen den Zustand von P16 passieren, so daC dieser am Eingang des Flip-Flops 164 erscheint. Das
P-Register und das Mischregister 160 werden durch ihre entsprechenden Taktsignale PÄ und SÄ getaktet, die ar
die Anschlüsse 136 (Fig.2A) und 406 (Fig.4A
angelegt werden. Da das Flip-Flop 164 ursprünglich aul »1« gesetzt war, wird das im nachfolgenden al;
Wach-Bit bezeichnete Bit mit jedem nachfolgender SÄ-Taktimpuls verschoben, bis es die Bitposition SÄ Vi
erreicht. Unmittelbar hinter dem Wach-Bit befinder sich die 16 Bits, die in dem P-Register 9 enthalten sind
Die 16 Bits werden zu der P16-Leitung des P-Registen 9 getaktet, und zwar über die NAND-Glieder 63,64, die
Leitung 310, die NAND-Glieder 89 und 92 und da:
709 536/47
ίο
Flip-Flop 164 zu den J- und /C-Eingängen des ersten
Schieberegisters. Gleichzeitig werden die 16 Bits zurückgeladen in das P-Register 9, und zwar über einen
Pfad, der die NAND-Glieder 73 und 32 enthält. Diese
Gruppe von 16 Bits sind die »Synchronisationsdaten«, die die Startbedingungen für das P-Registi;r 9
bestimmen werden, wenn die Nachricht über die Entschlüsselung später verschlüsselt wird. Der 5R 17-Ausgang
geht auf den »1 «-Status, wodurch bewirkt wird, daß das Synchronisationslade-Flip-Flop % in
seinen »!«-Zustand über die NAND-Glieder 94 und 95 gesetzt wird. Das Flip-Flop 96 bleibt auf seinem
»!«-Zustand bis es durch einen Zurücksetz-1-Impuls,
der an den Anschluß 422 angelegt wird, zurückgesetzt wird. Letzterer wird erzeugt, nachdem der Klartext
vollständig chiffriert wurde.
Das Synchronisationslade-Flip-Flop 96 sperrt nun die NAND-Glieder 70 und 73 über die Anschlüsse 142 und
144, die mit der Leitung 412 verbunden sind. Dies bewirkt in dem Rückkopplungspfad 5 des P- Registers 9,
daß dieser wieder wirksam wird. Das NAND-Glied 63 ist zu dieser Zeit ebenfalls gesperrt
Der Datenkennzeichnungseingang 312 des NAND-Gliedes 62 (F i g. 3B) wird auf den »1«-Pegel geschaltet,
wodurch das Tor zum Passieren des Ausgangs: des EXKLUSIV-ODER-Gliedes 60 wirksam wird, worin
vierzig Bits des Klartextes bearbeitet werden, und zwar von Bit zu Bit mit einem der drei programmierten
nichtlinearen Pseudo-Zufallsbitsequenzen. Die gewünschte Sequenz (Code A, Code B oder Code Q wird
ausgewählt durch einen »1«-Pegel auf der entsprechenden Leitung SELA, SELB oder SELC zu den
NAND-Gliedern 50,51 oder 52. Das Exclusive-ORed-Signal
wird seriell über die Glieder 89 und 92 in das Mischregister 160 hinter das sechzehnte Synchronisationsbit
gegeben. Wenn die vierzig Bits des Exclusive-ORed-Signals
geladen wurden, wird das Wach-Bit an der 57. Bitstelle an SÄ 57 einen hohen Pegel annehmen. Ein
»1 «-Signal auf der Leitung SÄ 57 bewirkt, daß das Voll-Flip-Flop 66 gesetzt wird
Das Datenkennzeichnungssignal am NAND-Glied 62 wird nun auf »0«-Pegel geschaltet, wodurch der
Ausgang des NAND-Gliedes 64 auf dem »(»«-Pegel gehalten wird. Der PÄ-Takt zum P-Register 9 wird
ausgeschaltet, um das Register zu halten. Das Mischregister
wird ein- oder mehrmals mit einem SÄ-Taktimpuls getaktet Da das Voll-Flip-Flop 66 sich während
dieses Takts in seinem »1 «-Zustand befindet, werden das NAND-Glied 91 und der PE-Eingang des Mischregisters
ein Parallelarbeiten des Registers bedingen und ein Bitwechsel tritt auf.
Auf einen einzigen SÄ-Taktimpuls wird das Flip-Flop 66 zurückgesetzt und das Mischregister 160 wird auf
serielle Arbeitsweise umgeschaltet Die 56 Bits in dem Mischregister stellen einen Block aus vollständig
chiffriertem Text zur Übertragung an die Zentralsteuereinheit dar.
Die Datensendeleitung 424, die mit einem Eingang des NAND-Gliedes 68 verbunden ist, wird auf »1«
geschaltet, wodurch das Glied 68 den chiffrierten Text passieren läßt Der SÄ-Takt zu dem Mischregister wird
eingeschalet und 56 Taktimpulse werden erzeugt, wodurch der Inhalt des Mischregisters seriell durcli das
NAND-Glied 68 und den Inverter 69 zu der Ausgangsklemme 80 und somit zur Zentralsteuereinheit
13 durchgeschoben wird.
Der ersten Block des chiffrierten Textes enthält 16 Synchronisationsbits und 40 Datenbits. Da die Startkonfiguration
des P-Registers 9 in dem ersten Block des chiffrierten Texte» enthalten ist, kann der Klartext in der
Dechiffrierungsoperation wieder erkannt werden. Der Block aus der chiffrierten Nachricht, der dem ersten
Block folgt, enthält dann 56 Datenbits.
Vor der Chiffrierung eines jeden der aufeinanderfolgenden
Blöcke der Nachricht wird ein Einleitungsimpuls über den Anschluß 402 geleitet, um das erste Flip-Flop
des Mischregisters auf den »1 «-Zustand zu setzen,
ίο während alle anderen Bätpositionen sich auf »O«-Zuständen
befinden.
Die nächsten 56 Bits des Klartextes sind »Exclusive-ORed«
in dem Glied 60 mit den nächsten 56 Bits in dem nichtlinearen Bitzug. Das Ergebnis wird wiederum in
•5 das Mischregister gegeben, die Bits werden gewechselt
und der chiffrierte Text zu der Zentralsteuereinheit übertragen.
Nachdem der letzte Block der Nachricht chiffriert wurde, wird ein Rücksetz-1-Impuls erzeugt und an den
Anschluß 134 (F i g. 2A)t 403 (F i g. 4A) und 422 (F i g. 4B)
angelegt und die ENC Steuerleitung auf einen »0«-Pegel geschaltet. Der Rücksetz-1-lmpuls setzt über den
Anschluß 533 das Synchrcnisationslade-Flip-FIop 96
zurück und bewirkt eine Präparierung für die Chiffrie-
rung einer neuen Nachricht Der PÄ-Takt taktet fortlaufend das P-Register durch seine maximale
Längssequenz durch.
Emtschlüsselungsverfahren
Der Entschlüsselungs- bzw. Dechiffrierungsmodus wird eingeleitet, wenn die Steuerleitung dies bestimmt
auf den Eingängen der NAND-Glieder 71,72,74,85 und
88 und diese auf iihren »1»-Pegel schaltet Zur gleichen
Zeit wird ein Einlleitungsimpuls über den Anschluß 402
an den Eingang des NOR-Gliedes 93 und den Setzeingang Sde« Flip-Flops 164 über den Anschluß 404
geführt Dieser Impuls setzt das Flip-Flop 164 auf seinen »1 «-Zustand, während alle anderen Bitpositionen des
Mischregisters auf ihren »O«-Zustand geschaltet werden.
Der PÄ-Takt am P-Register 9 wird unterbrochen, so daß das kontinuierlich weiterschaltende Register
angehalten wird. Das P-Register wird seinem Rückführpfad 5 durch Sperrung des NAND-Gliedes 71
unterbrochen bis das Flip-Flop 76 gesetzt wird.
Der erste Block von 56 chiffrierten Bits wird an einem Anschluß 432 empfangen und über ein NAND-Glied 88
und ein NAND-Glied 92 geführt Die Ausgangssignale vom NAND-Gliied 92 werden Bit für Bit durch
aufeinanderfolgende SR-Taktimpulse in das Mischregister
eingegeben. Da das Flip-Flop 164 ursprünglich auf »1« gesetzt war, wird das Wach-Bit in der 57. Position
erscheinen, wenn das 56. Bit in das Mischregister gegeben wurde. Der SÄ 57-Ausgang wird auf den
»1«-Zustand geschaltet, wodurch das Flip-Flop 66 gesetzt wird. Das Mischregister wird ein- oder
mehrmals mit einem SÄ-Taktimpuls getaktet Da das Voll-Flip-Flop 66 sich in seinem »1 «-Zustand befindet,
wenn dieser Takt erscheint, werden die NAND-Glieder 91 und der P£-Eingang des Mischregisters für eine
parallele Arbeiteweise umgeschaltet, so daß das Register parallel geladen werden kann und ein
Bitwechsel stattfinden kann. Durch diese Operation werden die 16 Synchronisationsbits in der korrekten
Folge für die Obergabe in das P-Register 9 plaziert und die verbleibendem 40 Bits entmischt Das Voll-Flip-Flop
66 bewirkt ebenfalls, daß das NAND-Glied 77 (F i g. 2A)
über den Anschluß 202 wirksam wird, so daß sein Ausgang auf »0.κ geschaltet wird und das P-Register
IO
über die Eingänge MR jeweils vollständig auf »0«
gesetzt wird. Nach einem SÄ-Taktimpuls wird das
Ladesynchronisations-Flip-Flop 98 (Fig.4B) gesetzt
und das Voll-Flip-Flop 66 zurückgesetzt, das Mischregister
160 in serielle Arbeitsweise umgeschaltet und der Ausgang des NAND-Gliedes 77 wieder auf seinen
»!«-Pegel gebracht. Mit dem Setzen des Ladesynchronisations-Flip-Flops
98 wird bewirkt, daß das NAND-Glied 74 wirksam wird und über den Anschluß 204 den
Zustand von SR57 passieren läßt durch das NAND-Glied
32 zu dem /- und zu dem K-Eingang des Registers
12.
Das P-Register 9 und das Mischregister 160 werden durch ihre entsprechenden Takte getaktet. Der
SR 57-Ausgang wird Bit für Bit in das P-Register 9 '5 übergeben. Wenn das 16. Synchronisationsbit in das
P-Register eingegeben ist, wird das Wach-Bit das Flip-Flop 76 (Fig.2A) in seinen »1 «-Zustand über die
NAND-Glieder 72 und 75 setzen. Dieses Flip-Flop bleibt in diesem »1 «-Zustand bis es durch den *°
Rücksetz-1-Impuls über den Anschluß 134 zurückgesetzt wird, der erzeugt wird, nachdem die chiffrierte
Nachricht komplett dechiffriert ist Das P-Register 9 enthält jetzt die gleiche Bitkonfiguration wie wenn zu
Beginn die zu dechiffrierenden Informationen chiffriert 1S
waren.
Das Flip-Flop 76 sperrt nun das NAND-Glied 71 und das NAND-Glied 74. Dadurch wird bewirkt, daß die
P-Registerrückkopplung 5 wieder wirksam gemacht wird. Die vierzig gemischten Bits im chiffrierten Text
werden nun von dem NAND-Glied 83 Bit für Bit in das EXKLUSIV-ODER-Glied 84 mit der gleichen nichtlinearen
Pseudo-Zufallsbitfolge, die ursprünglich beim Chiffrieren der Daten verwendet wurde, behandelt Der
entsprechende Code (Code A, Code B oder Code C) wird durch den »1 «-Pegel auf einer der Leitungen
SEL A, SEL B oder SEL C an den NAND-Gliedern 50,
51 und 52 gewählt Anschließend erscheinen vierzig vollständig dechiffrierte Bits am Ausgang des Inverters
86, nachdem diese das NAND-Glied 85 passiert haben, so daß sie am Ausgang 120 anstehen.
Wie im Zusammenhang mit dem Chiffrierungscode beschrieben wurde, enthalten alle nach dem ersten
Block auftretenden Blocks 56 Datenbits. Von diesen Blocks werden während der Dechiffrierung keine
Synchronisationsdaten geladen. Somit wird nach der Entmischung der Bits der Klartext am SR 56-Ausgang
erkannt werden und nicht am Ausgang SR 57 mit den nächsten 56 Bits des nichtlinearen Bitzuges im ersten
Block. Die NAND-Glieder 81, 82 und 83 in Serie mit so
dem Inverter 79 bilden die notwendige Exclusiv-Torschaltung. Während des ersten Blocks wurde ein
»Erster-Block-Steuerimpuls« an den Anschluß 320
angelegt, der mit dem Inverter 79 und dem NAND-Glied 82 verbunden ist, so daß dieser Anschluß einen
»1«-Pegel annimmt
Dadurch entsteht am Ausgang des NAND-Gliedes 83 beim Vorliegen entsprechender Bedingungen an SR 57
ein Ausgang. Während der nachfolgenden Blocks bleibt das »Erster-Block-Steuerimpulsw-Signal am Anschluß
320 auf seinem »0«-Pegel, so daß infolge des Vorhandenseins eines entsprechenden Signals an SÄ 56
ein Ausgang am NAND-Glied 83 entsteht. Vor der Dechiffrierung eines jeden Blockes wird ein Einleitungsimpuls über den Anschluß 402 angelegt, um das
Mischregister vorzubereiten, so daß alle »0«-Informationen vor dem Wächterbit in der ersten Position
auftreten.
Nachdem der letzte Block der Nachricht entschlüsselt
wurde, wird ein Zurücksetz-1-Impuls erzeugt und die DEC-Steuerleitung auf einen »0«-Pegel geschaltet. Der
Rücksetz-1-Impuls setzt über den Anschluß 134
(Fig.2A) das Flip-Flop 76 zurück, um eine Vorbereitung
für den nächsten zu dechiffrierenden Block einer neuen Nachricht zu treffen. Der PR-Takt läuft
kontinuierlich weiter, so daß das P-Register 9 seine maximale Längensequenz durchläuft
Im folgenden wird wieder auf F i g. 5 Bezug genommen. Die programmierbare Dechiffriervorrichtung
20 ist auf einer Stecktafel 30 dargestellt Des weiteren befinden sich auf dieser die vier wesentlichen
Teile, das heißt das P-Register 9, das Mischregister 160, die nichtlineare Logik 506 und die Schnittstellen und
Steuerkreise 508. Die komplette erste programmierbare Sicherheitsverbindung 151 ist innerhalb eines Empfangsteiles
154 der zweiten Sicherheitsverbindung gezeigt. Die Konstruktion ist in F i g. 5 nur als Beispiel
anzusehen und bedeutet keine Einschränkung bezüglich möglicher Konstruktionen.
In Verbindung mit der hier enthaltenen Referenz in bezug zu der nichtlinearen Sequenz, dem nichtlinearen
Sequenzgenerator und der nichtlinearen Übertragung wird darauf hingewiesen, daß unter einer nichtlinearen
Operation auch jeder Operation zu verstehen ist, in der die gleichen logischen Manipulationen nicht zu jeder
Zeit an einer Bitreihe wirksam werden.
Die Chiffrierungsvorrichtung gemäß der im vorangehenden als Beispiel beschriebenen Art verwendet ein
16-Bit-Schieberegister mit Rückkopplung, wobei 65 535 · 10* mögliche Startkonfigurationen denkbar
sind Das Schieberegister wird in Verbindung mit einem
oder mehreren nichtlinearen Sequenzgeneratoren verwendet, deren Eingangsverbindungen durch den Anwender,
normalerweise durch eine Bank, verändert bzw. gewählt werden können. Es gibt somit 16!/(2! - 7!) oder
2.07 · 109 mögliche Konfigurationen für den Eingang
eines jeden nichtlinearen Sequenzgenerators. Schließlich ist die Nachricht in 56 Bitblocks geteilt und die Bits
innerhalb eines jeden Blocks werden in einer Art gemischt, die durch den Anwender des Gerätes
bestimmt werden kann. Dies bietet 28! · 2Ä oder
8.18 · 1O37 mögliche Konfigurationen. Durch Multiplizieren
ergibt sich:
65525 · 10« ■ 2.07 · ΙΟ9 · 8.18 · 1037 = 1.11 ■ 1O52
Gesamtmöglichkeiten. Die Chance, daß eine Dechiffrierung der chiffrierten Daten unberechtigterweise vorgenommen werden kann, ist somit sehr gering.
Gesamtmöglichkeiten. Die Chance, daß eine Dechiffrierung der chiffrierten Daten unberechtigterweise vorgenommen werden kann, ist somit sehr gering.
Hierzu 8 Blatt Zeichnungen
Claims (7)
1. Verfahren zum Verschlüsseln von in eher Datenreihe enthaltenen Daten durch Erzeugung S
einer Pseudo-Zufallsbitfblge und Kombination der
Pseudo-Zufallsbitfolge mit der Datenreihe, dadurch gekennzeichnet, daß die Bits der
Pseudo-Zufallsbitfolge in einer nichtlinearen Übertragungsvorrichtung (4OA 4M usw.) einer nichtli-
nearen Transformation unterzogen werden und daß die so behandelte Pseudo-Zufallsbitfolge in einer
Kombinationsschaltüng (60) mit der der Vorrichtung zugeführten Datenreihe einer logischen Kombination unterzogen wird, ^so daß eine kombinierte
Bitfolge entsteht, die in einer mit dem Ausgang der
Kombinationsschaltung (60) verbundenen Mischschaltung (162) in sich selbst gemischt wird, wobei
am Ausgang der Mischschaltung (162) die verschlüsselte Bitfolge entsteht
2. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß die
Vorrichtung ein Schieberegister (12—18) mit einer Schieberegistereingangsschaltung (28, 32, 73, 74)
und einer Vielzahl von Schieberegisterstufen enthält und daß eine Rückkopplung (5) mit dem Ausgang
einer ausgewählten Schieberegisterstufe verbunden ist, um ein Rückkopplungssignal zu erzeugen, dessen
logischer Wert abhängig ist von den Zuständen der genannten ausgewählten Schieberegisterstufen und
daß die Rückkopplung (5) mit der genannten Schieberegistereingangsschaltung (28, 32, 73, 74)
verbunden ist
3. Vorrichtung nach Anspruch 2, gekennzeichnet durch weitere Rückkopplungen (P 16) zur Kopplung
der letzten Stufe des genannten Schieberegisters mit der Schieberegistereingangsschaltung (28, 32, 73,
74), so daß diese entweder durch die genannte Rückkopplung (5) oder durch die weiteren Rückkopplungen (P 16) wirksam gehalten wird.
4. Vorrichtung nach den Ansprüchen 2 und 3,
dadurch gekennzeichnet, daß die genannten nichtlinearen Übertragungsvorrichtungen folgende Teile
enthalten: Logische Kreise (40Al die selektiv mit
Ausgängen von weiteren ausgewählten Stufen des 4s
genannten Schieberegisters (12—18) verbunden werden und auf einer Vielzahl von Ausgangsleitungen Ausgangssignale erzeugen, Paritätsgeneratoren
(41AJt die mit den genannten Ausgangsleitungen verbunden sind und für die genannten Ausgangssignale Paritätsbits erzeugen, wobei die Paritätsbits
aufeinanderfolgend zur Bildung der transformierten Bitfolge erzeugt werden.
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die genannten logischen Kreise eine
Vielzahl von logischen Toren (43) enthalten, die jeweils einen ersten und zweiten Eingang aufweisen
und die direkt und über einen Inverter (45) angesteuert werden und daß zwei der genannten
Ausgänge der weiteren ausgewählten Stufen des genannten Schieberegisters (12—18) in der vorgenannten Weise mit den Toren (43) verbunden sind
und wobei die Ausgänge der genannten Tore (43) mit den genannten Paritätsgeneratoren (41A)
verbunden sind.
6. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die genannten Kombinationsmittel ein EXKLUSIV
ODER-GLIED |[6OJ enthalten, an das die genannte
transformierte Biifolge und die Datenbitreihi; angelegt werden. T* '
7. Vorrichtung nach einem oder mehreren der vorangehenden .'Ansprüche, dadurch gekennzeichnet, daß das Mischregister folgende Teile enthält:
Ein SerienparaHelschieberegister (162), das in einem
seriellen Modus oder in einem parallelen Modus arbeiten kann und das eine Eingangsstufe aufweist,
die mit den genannten Kombinationsmitteln verbunden ist; programmierbare Verbindungsvorrichtungen zum wahlweisen Verbinden der parallelen
Ausgänge (S£1?T usw.) der ausgewählten Schieberegisterstufeh des Serienparallelschieberegisters mit
parallelen Eingängen: (SRΛ N usw.) von weiteren
ausgewählten Stufen ijies genannten Serienparallelschieberegisters (162), so daß der Inhalt der Stufen
des genannten Serienparallelschieberegisters gemischt werden kann.
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