DE2607784A1

DE2607784A1 - Datenchiffriervorrichtung

Info

Publication number: DE2607784A1
Application number: DE19762607784
Authority: DE
Inventors: Eugene Louis Grillmeier; Jack Ramon Gross; Robert Paul Myers; Harold Samons Richard
Original assignee: NCR Corp
Current assignee: NCR International Inc
Priority date: 1975-02-28
Filing date: 1976-02-26
Publication date: 1976-09-09
Also published as: JPS51135398A; GB1501073A; FR2356200A1; DE2607784C3; FR2356200B1; JPS5917834B2; DE2607784B2; US4004089A; CA1047407A; CH614301A5

Description

NCR CORPORATION Dayton, Ohio (V.St.A.)

DATENCHIFFRIERVORRICHTUNG

Die Erfindung betrifft eine Vorrichtung zurr Verschlüsseln von in einer Datenreihe enthaltenen Daten

Es ist eine Aufgabe der Erfindung, eine Datenchiffriervorrichtung der oben bezeichneten Art aufzuzeigen, mit der eine verschlüsselte Datenbitfolge erzeugt werden kann, die nur eine geringe Wahrscheinlichkeit bietet, von unberechtigten Personen entschlüsselt werden zu können.

Die Erfindung ist gekennzeichnet durch einen Eingang, an den während einer Operation eine Datenbits enthaltende Reihe angelegt wird, durch Erzeugungsvorrichtungen zur Erzeugung einer Pseudo-Zufallsbitfolge, durch nichtlineare Obertragungsvorrichtungen, die mit den genannten Erzeugungsvorrichtungen verbunden sind, um eine nichtlineare Transformation der Bits der genannten Pseudo-Zufallsbitfolge zu bewirken, so daß eine transformierte Bitfolge entsteht» durch Kombinationsmittel, die mit den genannten nichtlinearen übertragungsvor -richtungen und mit dem genannten Eingang verbunden sind, um eine logische Kombination der Bits der genannten transformierten Bitfolge mit Bits der genannten Datenreihe zu bewirken, so daß eine kombinierte Bitfolge entsteht, durch Mischvorrichtungen, die mit einem Ausgang der genannten Kombinationsmittel verbunden sind und eine Mischung der in der kombinierten Bitfolge enthaltenen Bits

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vornehmen, um eine chiffrierte Bitfolge zu erzeugen.

Datenverschlüsselungsvorrichtungen gemäß der vorliegenden Erfindung finden speziell Anwendung auf dem Gebiet der automatischen Bankschaltervorrichtungen, zum Beispiel bei automatischen Bankschaltermaschinen und Geldausgabemaschinen, bei denen die Maschinen zur Durchführung von Operationen mittels einer zu verwendenden Kreditkarte freigegeben werden. Derartige Kreditkarten können Informationen enthalten, die zum Beispiel in Form von magnetischen Aufzeichnungen auf einem auf der Kreditkarte angeordneten Magnetstreifen enthalten sind. Zur Vermeidung einer unberechtigten Verwe dung der Kreditkarten ist es unter anderem wünschenswert, daß zumindest ein Teil der aufgezeichneten Informationen auf dieser in verschlüsselter Form vorhanden ist.

Im folgenden wird eine Ausführungsform der Erfindung mit Hilfe der beiliegenden Zeichnungen beschrieben. In diesen zeigen:

Fig. 1 ein Blockschaltbild einer automatischen Bankschaltermaschine, die mittels einer Kreditkarte, auf der verschlüsselte Informationen aufgezeichnet sind, aktiviert werden kann;

Fig. 2A und 2B ein Blockschaltbild eines Pseudo-Zufallssequenzgenerators mit Teilen von seinen Schnittstellen und einer Steuerlogik;

Fig. 3A und 3B ein Blockschaltbild einer nichtlinearen Übertragungslogik, die mit dem Pseudo-Zufallssequenzgenerator gemäß Fig. 2A und 2B verbunden ist und Teilen von der zugeordneten Schnittstelle sowie von der Steuerlogik;

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Fig. 4A und 4B ein Blockschaltbild eines Mischregisters mit Teilen der diesen zugeordneten Schnittstellen und mit Teilen der Steuerlogik und

Fig. 5 eine perspektivische Darstellung einer Bankschalterrnaschine, die mit einer Verschlüsselungsvorrichtung ausgestattet ist und eine Einstecktafel enthalt.

In Fig. 1 ist mit den wesentlichen Komponenten eines Systems, zum Beispiel einer Bankschal termaschine, eine programmierbare Chiffriervorrichtung 20 gezeigt. Eine Kreditkartenleseund -schreibvorrichtung 30 kann zum Lesen eines auf einer Kreditkarte angeordneten Magnetstreifens verwendet werden, um vom chiffrierten Text Datensignale zu erzeugen, die über eine Leitung 110 mit einer Klemme der Zentral steuervorrichtung (Central Processing Unit) 10 in Wirkbeziehung stehen. Nicht alle von dem Magnetstreifen· gelesenen Daten müssen chiffriert sein. Nur diejenigen Daten, die als Geheimdaten angesehen werden, müssen chiffriert sein. Die Zentralsteuereinheit 10 empfängt und sendet außerdem Schnittsteil ensi gnale und Steuersignale von und zu der Chiffriervorrichtung 20 über eine Leitung 112, zu der Lese- und Schreibvorrichtung 30 über eine Leitung 114 und zu anderen Anschlußgeräten (nicht gezeigt), um die verschiedenen Geräte und Module wirksam zu machen. Die Zentral steuerennheit 10 richtet den verschlüsselten Text über eine Leitung 116 an einen Anschluß 100 der Chiffriervorrichtung 20 zur Dechiffrierung. Die dechiffrierten Daten werden als Klartext bezeichnet. Die den Klartext enthaltenden Daten erscheinen an einem Anschluß

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und werden über eine Leitung 118 der Zentraleinheit zur Weiterverarbeitung zugeführt. Die Verarbeitung kann beispielsweise eine Prüfung eines Kundenidentifikations· codes, der Kontonummer, des Kartengültigkeitsdatums, Prüfung von Zahlen über den erlaubten Zugriff an einem Tag und Daten über den letzten Gebrauch beinhalten. Bestimmte Teile des Klartextes können unverändert bleiben ungeachtet der Anzahl der Verwendungen der Karte, während andere Teile des Klartextes auf den jeweiligen neuesten Stand gebracht werden müssen, um die Verwendung anzuzeigen. Die Zentraleinheit 10 richtet nach Vervollständigung bzw. Erneuerung des Klartextes den gültigen Klartext über eine Leitung 122 und eine Anschlußklemme an die Chiffriervorrichtung 20, in der die auf den neuesten Stand gebrachten Daten des Klartextes wieder chiffriert werden, in der im nachfolgenden zu beschreibenden Art und Weise. Die wiederchiffrierten Daten gelangen dann über einen Anschluß 80 und eine Leitung 124 in die Zentralsteuereinheit 10 und dann über eine Leitung 126 zu der Lese- und Schreibvorrichtung 30,

P-Register

In den Fig·. 2A und 2B ist ein P-Register zur Erzeugung eines maximalen P.seudo-Zufallsbitsequenzlängencodes dargestellt.

Das P-Register 9 enthält vier Schieberegister 12, 14, 16 und 18, die in der Weise seriell miteinander verbunden sind, daß das an derfletzten Stufe>eines Registers auftretende Signal als Eingang der nächstfolgenden Stufe verwendet wird. In der hier als Beispiel beschriebenen Anordnung besteht jedes der Schieberegister aus einem 4-üit-Universalschieberegisterblock in der Art, wie sie die Firma FAIRCHILD INC. unter der TeIIe-Nr. 9300 herstellt.

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Jedes der Schieberegister enthält eine Flip-Flop-Stufe pro Bit. Der Ausgang einer jeden Flip-Flop-Stufe lieqt an einer Drei-Stiftverbindung, zum Beispiel der Ausgang no des Schieberegisters 12 ist mit der Drei-Stiftverhindung PIA, PlB und PlC verbunden. Die' anderen Schieberegisterausgänge, im Schieberegister 12 mit Q3 bezeichnet, sind jeweils mit einer Drei-Stiftverbindung verbunden, beispielsweise die entsprechende Verbindung des Schi ebercjisters IP ist mit P16A, P16B und P16C verbunuen. Jeder der Anschlüsse PIA bis P16C liegt in einer Position eines Verbindungsstücks 150, das in Fig. 5 dargestellt ist, wobei die P-Registeranschlüsse in diesem allgemein mit der Bezugszahl 502 versehen sind. Das P-Register ist so aufgebaut, daß es eine maximale Längsbitfolge durch den ausgewählten Q-Ausgang des ausgewählten Registers erzeugen kann, wobei das Ergebnis zurück zum Eingang der ersten Schieberegisterstufe geführt wird, so daß die maximale Längsbitfolge entsteht. Mit einem 16-ßit-Schieberegister (das durch die serielle Zusammenschaltung der vier Schieberegisterstufen aus jeweils 4 Bits entsteht) kann eine maximale Längssequenz von 65 535 (2-1) erzeugt werden, wobei in dieser Folge niemals eine derartige lC-Bitfolge im gleichen Rhythmus erzeugt wird. Das Ausführungsbeispiel zeigt, daß der Q2-Ausgang des Schieberegisters mit einem Eingang eines EXKLUSIV-ODtR-Gliedes 22 verbunden ist. Der andere Eingang dieses EXKLUSIV-ODER-Gliedes ist mit dem Q3-Ausgang des Schieberegisters verbunden. Ein EXKLUSIV-ODER-Glied 24 weist einen Eingang auf, der mit dem Ql-Ausgang des Schieberegisters 18 verbunden ist, wobei der zweite Eingang dieses Gliedes mit dem Ql-Ausgang des Schieberegisters verbunden ist. Die einzelnen Verbindungen der Glieder und 24 sind hier nur beispielsweise beschrieben und

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können auch in beliebiger anderer Folge vorgenommen werden, um eine spezielle Bitsequenz zu erzeugen. Die Ausgange der EXKLUSIV-ODER-Glieder 22 und 24 liegen jeweils an einem separaten Eingang eines weiteren EXKLUSIV-ODER-Gliedes 26, dessen Ausgang mit den J- und K-Eingängen des Schieberegisters 12 über eine RUckkopplungsleitung 5 verbunden ist, in die NAND-Glieder 28 und 32 eingefügt sind. An den PO- bis P3-Eingängen eines jeden Schieberegisters 12, 14, 16 und 18 liegen +5 Volt, die über einen 1K-Widerstand 132 angelegt werden, um diese Eingänge auf einem hohen logischen Pegel ("1") zu halten. Während der gesamten Beschreibung bedeutet der Ausdruck hoch somit eine logische "1" und niedrig bedeutet eine logische "0". Der PE-Eingang (Parallelwirkung) eines jeden Schieberegisters ist mit einem Rücksetzeingang-1-anschluß 134 verbunden. Alle C-Eingänge (Takt) der Schieberegister sind mit einem PR-Taktanschluß 136 verbunden. Wenn eine Energie zuerst an die Vorrichtung angelegt wird oder wenn eine vollständige Chiffrierung oder Dechiffrierung der Information durchgeführt wurde, werden alle Flip-Flops der P-Register dazu veranlaßt, daß sie einen "1" Zustand annehmen, in dem ein niedriger logischer Signalpegel an den Rücksetz-1-Anschluß angelegt wird. Beim Auftreten des nächsten PR-Taktimpulses, der über den Anschluß 136 an alle Flip-Flops der Register angelegt wird, werden diese auf den "1"'Zustand gesetzt. Der logische Pegel des an den Rücksetz-1-Eingang 134 angelegten Signals nimmt dann einen hohen Wert an, um über die PE-Einga"nge des Schieberegisters eine serielle Arbeitsweise zu ermöglichen. Aufeinanderfolgende PR-Taktsignale, die an den Anschluß 136 angelegt werden, bewirken

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eine fortlaufende serielle Arbeitsweise, wobei die Signale vom Ausgang des EXKLUSIV-ODER-Gliedes 26 über die Rückkopplungsleitung 5 an das Schieberegister zurückgeführt wird und im Rhythmus der PR-Taktsignale durch jede Stufe der P-Register durchgetaktet wird. Das P-Register erzeugt somit eine maximale Längenlinearpseudo-Zufallsbitfolgeinformation. Zu bestimmten Zeiten erscheinen somit 16 Bits an den zugeordneten Anschlüssen PIA bis P16C.

Der PR-Takt und andere Taktsignale, die im Zusammenhang mit der folgenden Beschreibung diskutiert werden, steuern den Datenfluß. Die Erzeugung der Taktsignale ist allgemein bekannt und wird somit hier nicht im einzelnen beschrieben.

Nichtlinearer Folgegenerator

In den Fig. 3A und 3B sind drei nichtlineare Seqqenzgeneratoren beschrieben, die entsprechende logische Teile 4OA, 4OB und 4OC enthalten und zu denen entsprechende Paritätsgeneratoren 41A, 41B und 41C gehören. Diese Folgegeneratoren wandeln die Pseudo-Zufallsbitfolgesignale, die in dem P-Register 9 erzeugt wurden, in drei separate nichtlineare Pseudo-Zufallsbitfolgen um, die mit Code A, Code B und Code C bezeichnet sind und die auf den Leitungen 302, 304 und 306 auftreten. In den hier angeführten Beispiel wird lediglich ein einziger nichtlinearer Folgegenerator benötigt, um eine spezielle Sequenz zu erzeugen. Die zwei zusätzlichen Folgegeneratoren bieten zusätzliche Variierungsmöglichkeiten in den unterschiedlichen Folgen und können zum Beispiel für unterschiedliche Ausgaben von Kreditkarten verwendet werden.

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Die nichtlinearen Folgegeneratoren sind bezüglich ihres Aufbaues identisch und jeder enthält sieben Inverter 45, sieben NAND-Glieder 43 und einen Paritätsgenerator. Der Eingang eines jeden Inverters ist mit einem geradzahligen Aufnahmestift "S" verbunden. Ein Eingang eines jeden NAND-Gliedes 43 ist dagegen mit einem individuellen ungeradzahligen Aufnahmestift "S" verbunden. Der Ausgang eines jeden Inverters 45 ist mit dem anderen Eingang eines entsprechenden NAND-Gliedes 43 verbunden. Die Aufnahmestifte sind mit SlA bis S14A für den Generator 4OA und mit SlB bis S14B für den Generator 4OB und mit SlC bis S14C für den Generator 4OC bezeichnet. Die Ausgänge eines jeden der sieben NAND-Glieder 43 von einem Folgegenerator sind mit den Eingängen der zugeordneten Paritätsgeneratoren 41A bis 41C verbunden. Die verwendeten Paritätsgeneratoren sind bezüglich ihres Aufbaues gleich und wirken so, daß beim Auftreten einer geradzahligen Anzahl von logischen "1" auf den sieben Leitungen eine logische "0" erzeugt wird und beim Auftreten einer ungeradzahligen Anzahl von logischen "1" eine logische "1" am Ausgang erzeugt wird.

Im folgenden wird kurz auf Fig. 5 Bezug genommen, in der Aufnahmestifte mit den nichtlinearen Sequenzgeneratoren von Fig. 3 allgemein durch die Bezugszahl 504 in dem AufnahmestUck 150 des programmierbaren Sicherheitskreises 151 definiert sind. Die Schaltungen von Fig. 3A und 3B sind hier schematisch mit dem Bezugszeichen 506 bezeichnet. Das Steckerteil des Verbindungsstücks 151 enthält eine Vielzahl von Schaltdrähten 54, von denen jeder einen speziellen

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P-Stift von dem P-Register 9 mit einem speziellen 5-Stift eines nichtlinearen Sequenzgenerator verbindet. Beispielsweise ist zur Programmierung eines nichtlinearen Pseudo-Zuf al Issequenzschlüssel s ein Schaltdraht von den Stift PIA des Schieberegisters 12 mit irgendeinem ausgewählten Eingangsstift des nichtlinearen Logikgenerators 4OA, zum Beispiel mit dem Stift S14A zu verbinden. Wenn jeder der Eingänge der drei nichtlinearen Folgegeneratoren angeschlossen ist, wird insgesamt eine Anzahl von 42 Verbindungsdrähten bzw. Brücken benötigt. Sechs Ausgangsstifte des P-Registers werden nicht benötigt.

Im folgenden wird wieder auf die Fig. 3A und 3B Bezug genommen, in denen die Ausgangssignale von den Paritätsgeneratoren 41A, 41B und 41C über die Leitungen 302, 304 und 306 mit entsprechenden Eingängen von NAND-Gliedern 50, 51 und 52 zusammenwirken. Von diesen NAND-Gliedern ist jeweils der andere Eingang über Leitungen SEL A, SEL B und SEL C geführt. Die gewünschte Bitreihe, Code A, Code B oder Code C wird durch Anlegen einer logischen "1" an die entsprechende Leitung SEL ausgewählt. Die Ausgänge der vorgenannten NAND-Glieder sind jeweils mit einem separaten Eingang eines weiteren NAND-Gliedes 53 verbunden. Der durch einen Inverter 55 invertierte Ausgang des NAND-Gliedes 53 liegt an einem Eingang eines EXKLUSIV-ODER-Gliedes 60. Das Ausgangssignal von dem Inverter 55 kommt somit von einem ausgewählten nichtlinearen Pseudo-ZufalIsgenprator. Der zweite Eingang des EXKLUSIV-ODER-Gliedes 60 empfängt von einem Anschluß 140 das Klartextsignal das in dem EXKLUSIV-ODER-Ring Bit für Bit mit dem Impulszug verschlüsselt wird, der in einem entsprechenden nichtlinearen Pseudo-Zufal1sgenerator erzeugt wurde.

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Die NAND-Glieder 62, 63 und 64 steuern die Taktung der teilweise verschlüsselteten Daten an den Ausgang 310 eines NAND-Gliedes 64. Ein Datenkennzeichnunnssignal wird über einen Anschluß 312 an das NAND-Glied zur Steuerung der teilweise verschlüsselten Daten an einen Eingang des NAND-Gliedes 64. Ein Synchronisations-Flip-Flop wird über die Leitung 314 dem NAND-Glied £3 zur Steuerung der an den anderen Eingang dieses NAUD-Gliedes angelegten Signale, die von der letzten Stufe des Schieberegisters (Fig. 2) kommen, zu dem zweiten Eingang des NAND-Gliedes verwendet. Die Funktionsweise dieser Signale wird im folgenden im Detail beschrieben.

Mischregister

Im folgenden wird unter Bezugnahme auf die Fig. 4A und 4ß ein in diesen enthaltenes Mischregister beschrieben, das aus vierzehn 4-Bit-Universalschieberegistern 162 besteht, von denen lediglich drei dargestellt sind. Des weiteren ist ein Flip-Flop 164 vorgesehen, so daß durch diese Schaltungsanordnung 57 Bitpositionen definiert werden können. Jede" der mitSR N bezeichneten Eingänge und jeder der mit SR T bezeichneten Ausgänge der vierzehn Schieberegister besitzt in dem Empfangsteil 154 eines zweiten programmierbaren Sicherheitsverbindungsstücks (Fig. 5) eine entsprechende Position. Ein dem Stecker ähnlicher weiterer nichtgezeigter Stecker verbindet diese mit dem Empfangsteil 151. Die in diesem enthaltenen Verbindungsdrähte verbinden ausgewählte Eingänge SR N mit ausgewählten Ausgängen SR T, um einen Bitzwischenwechsel zu erzeugen. Die Lage der 56 Verbindungsdrähte in dem Stecker bestimmen die Art dieses Bitzwischenwechsels. Um beispielsweise die Bitpositionen 2 und 54 zu wechseln, ist der Ausgangsstift SR2 T mit dem Eingangsstift SR54 N

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und der Ausgangsstift SR54 T mit dem Eingangsstift SR2 N zu verbinden. In der gleichen Weise sind zur Verwechslung der Positionen 4 und 9 der Ausgang SR4 T mit dem Eingang SR9 N und der Ausgang SR| T mit dem Eingang SP4 V. verbunden.

Die PE-Eingänge der vierzehn Schieberegister sind mit dem "0" Ausgang eines VoI1-F1ip-Flops 66 verbunden.

Ein von einem Anschluß 406 kommendes SR-Taktsignal gelangt an den C-Eingang eines jeden der Schieberegister 162 und an das Flip-Flop 1C4. Der K- und J-Eingang des ersten Schieberegisters 162 ist jeweils nit dem "1" Ausgang des Flip-Flops 164 verbunden. Der K- und der J-Eingang eines jeden der folgenden Register ist jeweils mit dem Q3-Ausgang eines jeweils vorangehenden Registers verbunden. Der Ausgang der vierzehn Schieberegister (57. Bitposition) ist mit seinem eigenen Eingang, mit dem Eingang des Flip-Flops 66 und mit dem Eingang eines NAND-Gliedes 74 (Fig. 2A) verbunden. Wenn das Voll-Flip-Flop 66 gesetzt ist, so arbeitet das Mischregister 160 in einer parallelen Arbeitsweise. Das Auftreten eines SR-Taktimpulses bewirkt, daß die Pegel ("0" oder "1"), die am Eingang SRI N dargestellt sind, über SR56 N in das Mischregister eingegeben werden. Somit tritt ein Bitzwischenwechsel auf. Da die Kapazität des Mischregisters auf 56 Bits festgelegt ist, entstehen alle Informationen in Form eines Blocks aus 56 Bits. Wenn das Flip-Flop 66 gesetzt ist, so wird das Mischregister 160 auf eine serielle Arbeitsweise umgestellt, so daß beim Auftreten eines jeden darauffolgenden SR-Taktimpulses bewirkt wird, daß der Inhalt des Mischregisters 160 um eine Position, zum Beispiel von der Bitposition 55 zur Bitposition 56 verschoben wird. Der vollständig chiffrierte Text erscheint nun Bit für Bit an der Position SR56 und wird über den Anschluß 80 mit Hilfe des NAND-Gliedes 68 und des Inverters ausgetaktet.

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Als Zusammenfassung der vorangehenden Erläuterungen kann somit gesagt v/erden, daß die maximale Lance der linearen Pseudo-Zufal 1 sbi tsequenz in einem P-Schi eberegi s ter 9 ent einer Rückkopplung erzeugt wird. Nichtlineare Logikkreise (Fig. 3A) werden durch erste programmierbare Sicherheitsverbindungen 102 (Fig. 5) verbunden, um ausgewählte Stufen des P-Scnieberegisters 9 zu bestimmen, um eine i^axiinale Längen-nient!ineare-Pseudo-Zufal 1sbitfolge zu erzeugen. Dieses Signal wird dann nii t eiern Klartextsignal Di t für Bit vermischt (excl usi ve-ORed), um teilweise den Klartext zu chiffrieren (Fig. 3B). Die vorangehend erwähnte teilweise chiffrierte Bitfolge wird ferner im Mischregister (Fig. 4A) codiert, in dem eine zweite programmierbare Sicherheitsverbindung 154 (Fig. 5) verwendet wird, um Bitpositionen von einer Stufe des Mischregisters zu einer anderen zu vertauschen, so daß ein total chiffrierter Ausgang entsteht. Infolge der großen Anzahl von möglichen Veränderungen, die sich dem Programmierer zur Programmierung der ersten und zweiten Sicherheitsprogrammierverbindungen 152 und 154 ergeben, ist die Sicherheit der chiffrierten Ausgangsinformation nun maximiert.

Beschreibung der Schnittstellen und Steuerkreise

im Zusammenhang mit der übergeordneten system!ichen

Arbei tsweise

Chiffriermodus - Unter Bezugnahme auf die Fig. 2A, 2B, 3A, 3D, 4A und 4B wird darauf hingewiesen, daß der Chiffriermodus festgelegt wird durch Verschalten der Steuerleitungen, die mit ENC bezeichnet sind auf den "1".Pegel. Diese Steuer!eitunn 1s t·mi t einem Eingang von NAND-Gliedern verbunden; 68, 70, 73, 89 und 94.

Zur gleichen Zeit wird ein Einfiihrungsinpuls an den Eingang 402 eines NOR-Gliedes 93 angelegt und über einen Anschluß 404 der Setzeingang des Flip-Flops 164 des Mischregisters 160 wirksam gemacht.. Der andere Eingang 403 des NOR-Gliedes 93 empfängt das Setz-1-Signal. Der Einführungs-

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impuls setzt das Flip-Flop 164 unbedingt auf "1" Zustand (SRI T), während alle anderen Bitpositionen des Mischregisters 160 auf den "0" Zustand über den MR-Eingang des Schieberegisters 162 gesetzt werden.

Der Rückkopplungspfad 5 des P-Srhieberegisters

wird durch das NAND-Glied 70 inhibitiert bis das Synchronisations· lade-Flip-Flop 96 (Fig. 4B) gesetzt wird. Die Zufalls-16-Bitkonfiguration, die in dem P-Register enthalten ist, wird seriell in das Mischregister eingegeben, während ein Umlauf in das P-Register erfolgt. Der sechzehnte Flip-Flop-Ausgang des Schieberegisters 18, der mit P16 bezeichnet ist, wird an ei'nen Eingang eines NAND-Gliedes 73 geführt. Das NAND-Glied ermöglicht einen Durchgang zu seinem Ausgang vom NAND-Glied her. Somit erscheint der Status von P16 an den J- und K-Eingängen des Schieberegisters 12. Der P16-Ausgang wird auch zu einem Eingang eines NAND-Gliedes 63 geführt. Die NAND-Glieder 64, 89 und 92, die dem NAND-Glied 63 folgen, lassen den Zustand von P16 passieren, so daß dieser am Eingang des Flip-Flops 164 erscheint. Das P-Register und das Mischregister 160 werden durch ihre entsprechenden Taktsignale PR und SR getaktet, die an die Anschlüsse 13C (Fig. 2A) und 406 (Fig. 4A) angelegt werden.Da das Flip-Flop 164 ursprünglich auf "1" gesetzt war, wird das im .nachfolgenden als Wach-ßit bezeichnete Bit mit jedem nachfolgenden SR-Taktimpuls verschoben, bis es die Bitposition SR17 erreicht. Unmittelbar hinter dem Wach-Bit befinden sich die 16 Bits, die in dem P-Register 9 enthalten sind. Die 16 f:its werden zu der P16-Leitung des P-Registers 9 getaktet, und zwar über die NAND-Glieder 63, 64, die Leitung 310, die NAND-Glieder 89 und 92 und das Flip-Flop 164 zu den J- und K-Eingängen des ersten Schieberegisters. Gleichzeitig werden die 16 Bits

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zurückgeladen in das P-Register 9, und zwar über einen Pfad, der die UAND-Glieder 73 und 32 enthält. Diese Gruppe von 16 Bits sind die "Synchronisationsdaten", die die Startbedingungen für das P-Register 9 bestimmen werden, wenn die Nachricht über die Entschlüsselung später verschlüsselt wird Der SR17-Ausgang geht auf den "1" Status, wodurch bewirkt wird, daß das Synchronisationslade-Flip-Flop 96 in seinen "1" Zustand über die 1!AND-Gl leder 94 und 95 gesetzt wird. Das Flip-Flop 96 bleibt auf seinem "1" Zustand bis es durch einen Zurücksetz- 1 -1η«ρu 1 s , der an άαη Anschluß 422 angelegt wird, zurückgesetzt wird. Letzterer wird erzeugt, nachder, der Klartext vollständig chiffriert wurde.

Das Synchronisationslade-Flip-Flop 96 sperrt nun die NAND-Glieder 70 und 73 über die Anschlüsse 142 und 144, die mit der Leitung 412 verbunden sind. Dies bewirkt in dem Rückkopplungspfad 5 des P-Registers 9, daß dieser wieder wirksam wird. Das iiAiiD-Glied 63 ist zu dieser Zeit ebenfalls gesperrt.

Der Datenkennzeichnungseingang 312 des NAND-Gliedes 62 (Fig. 3B) wird auf den "1" Pegel geschaltet, wodurch das Tor zum Passieren des Ausgangs des EXKLUSIV-ODER-Gliedes 60 wirksam wird, worin vierzig Bits des Klartextes bearbeitet werden (Exclusive ORed), und zwar von Bit zu Bit nnt einem der drei programmierten nichtlinearen Pseudo-Zufal 1sbitsequenzen. Die gewünschte Sequenz (Code A, Code B oder Code C) wird ausgewählt durch einen "1" Pegel auf der entsprechenden Leitung SEL A, SEL B oder SEL C zu den NAND-Gliedern 50, 51 oder 52. Das Exclusive-ORed-Signal wird seriell über die Glieder 89 und 92 in das Mischregister 160 hinter das sechzehnte Synchronisationsbit gegeben. Wenn die vierzig Bits des Exciusive-ORed-Signals geladen wurden, wir das Wach-Bit an der 57. bitstelle an SR57 einen hohen Pegel annehmen. Ein ⁸I" Signal auf der Leitung SR57 bewirkt, daß das VoI1-Flip-Flop 66 gesetzt wird.

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Das Datenkennzeichnungssignal am NAND-Glied C2 wird nun auf "O" Pegel geschaltet, wodurch der Ausgang des NAND-Gliedes 64 auf dem "0" Pegel gehalten wird. Der PR-Takt zum P-Register 9 wird ausgeschaltet, ur, das Register zu halten. Das Mischregister wird ein- oder mehrmals mit einem SR-Taktimpuls getaktet. Da das VoI1-Flip-Flop 66 sich während dieses Takts in seinem "1" Zustand befindet, werden das NAND-Glied 91 und der PE-Eingang des Mischregisters ein Parallelarbeiten des Registers bedingen und ein Bitwechsel tritt auf.

Auf einen einzigen SR-TaktU.pul s wird das Flip-Flop G6 zurückgesetzt und das Mischreqister IfO wird auf serielle Arbeitsweise un.geschal tet. Die 5G Bits in dem Mischregister stellen einen Block aus vollständig chiffriertem Text zur übertragung an die Zentralsteuereinheit dar.

Die Datensendeleitung 424, die mit einem Eingang des NAND-Gliedes 68 verbunden ist, wird auf "1" geschaltet, wodurch das Glied 68 den chiffrierten Text passieren laßt. Der SR-Takt zu dem Mischregister wird eingeschaltet und 56 Taktimpulse werden erzeugt, wodurch der Inhalt des Mischregisters seriell durch das NAND-Glied 68 und den Inverter 69 zu der Ausgangsklemme"80 und somit zur Zentralsteuereinheit 10 durchgeschoben wird.

Der erste Block des chiffrierten Textes enthält 16 Synchronisationsbits und 40 Datenbits. Da die Startkonfiguration des P-Registers 9 in dem ersten Block des chiffrierten Textes enthalten ist, kann der Klartext in der Dechiffrierungsoperation wieder erkannt werden. Der Block aus der chiffrierten Nachricht, der dem ersten Block folgt, enthält dann 56 Datenbits.

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Vor der Chiffrierung eines jeden der aufeinanderfolgenden Blöcke der Nachricht wird ein Einlei tungsirr.pul s über den Anschluß 402 geleitet, urc das erste Flip-Flop des Mischregisters auf den "1" Zustand zu setzen, während alle anderen Bitpositionen sich auf "0" Zuständen befinden.

Die nächsten 56 Bits des Klartextes sind "txclusive-ORed"in dem Glied 60 mit den nächsten 56 Bits in dem nichtlinearen Bitzug. Das Ergebnis wird wiederum in das Mischregister gegeben, die Bits werden gewechselt und der chiffrierte Text zu der Zentralsteuereinheit übertragen.

Nachdem der letzte Block der Nachricht chiffriert wurde, wird ein Rücksetz-1-Impuls erzeugt und an den Anschluß 134 (Fig. 2A), 403 (Fig. 4A) und 422 (Fig. 4B) angelegt und die ENC-Steuerleitung auf einen "0" Pegel geschaltet. Der Rücksetz-1-Impuls setzt über den Anschluß 533 das Synchronisationslade-Flip-Flop 96 zurück und bewirkt eine Präparierung für die Chiffrierung einer neuen Nachricht. Der PR-Takt taktet fortlaufend das P-Register durch seine maximale Längssequenz durch.

Entschlüsse!ungsverfahren - Der Entschlüsselungs- bzw. Dechiffrierungsmodus wird eingeleitet, wenn die Steuerleitung dies bestimmt auf den Eingängen der NAND-Glieder 71, 72, 74, 85 und 88 und diese auf ihren "1" Pegel schaltet. Zur gleichen Zeit wird ein Einleitungsimpuls über den Anschluß 402 an den Eingang des NOR-Gliedes und den Setzeingang S des Flip-Flops 164 über den Anschluß 404 geführt. Dieser Impuls setzt das Flip-Flop 164 auf seinen "1" Zustand, während alle anderen Bitpositionen des Mischregisters auf ihren "0" Zustand geschaltet werden. Der PR-Takt am P-Register 9 wird unterbrochen, so daß das kontinuierlich weiterschaltende Register angehalten wird. Das P-Register wird seinem Rückführpfad 5 durch Sperrung des NAND-Gliedes 71 unterbrochen bis das Flip-Flop 76 gesetzt wird.

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Der erste Block von 56 chiffrierten Bits wird an einem Anschluß 432 empfangen und über ein NAND-Glied 88 und ein NAND-Glied 92 geführt. Die Ausgangssignale vom NAND-Glied 92 werden Bit für Bit durch aufeinanderfolgende SR-Taktimpulse in das Mischregister eingegeben. Da das Flip-Flop 164 ursprünglich auf "1" gesetzt war, wird das L'ach-Bit in der 57. Position erscheinen, wenn das 56. Bit in das Mischregister gegeben wurde. Der SR57-Ausgang wird auf den "1" Zustand geschaltet, wodurch das Flip-Flop 66 gesetzt wird. Das Mischregister wird ein- oder mehrmals mit einem SR-Taktimpuls getaktet. Da das VoIl-Flip-Flop 66 sich in seinem "1" Zustand befindet, wenn dieser Takt erscheint, werden die NAND-Glieder 91 und der PE-Eingang des Mischregisters für eine parallele Arbeitsweise umgeschaltet, so daß das Register parallel geladen werden kann und ein Bitwechsel stattfinden kann. Durch diese Operation werden die 16 Synchronisationsbits in der korrekten Folge für die übergabe in das P-Register 9 plaziert und die verbleibenden 40 Bits entmischt. Das VoIl-Flip-Flop 66 bewirkt ebenfalls, daß· das NAND-Glied (Fig. 2A) über den Anschluß 202 wirksam wird, so daß sein Ausgang auf "0" geschaltet wird und das P-Register über die Eingänge MR.jeweils vollständig auf ¹¹O" gesetzt wird. Nach einem SR-Taktimpuls wird das Ladesynchronisations-Flip-Flop 98 (Fig. 4B) gesetzt und das VoIl-Flip*Flop 66 zurückgesetzt, das Mischregister 160 in serielle Arbeitsweise umgeschaltet und der Ausgang des NAND-Gliedes 77 wieder auf seinen "1" Pegel gebracht. Mit dem Setzen des Ladesynchronisations-Flip-Flops 98 wird bewirkt, daß das NAND-Glied 74 wirksam

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wird und über den Anschluß 204 den Zustand von SR57 passieren läßt durch das NAND-Glied 32 zu deir J- und zu dem K-Eingang des Registers 12.

Das P-Register 9 und das Mischregister werden durch ihre entsprechenden Takte getaktet. Der SR57-Ausgang wird Bit für Bit in das P-Register 9 übergeben. Wenn das 16. Synchronisationsbit in das P-Register eingegeben ist, wird das L'ach-Dit das Flip-Flop 76 (Fig. 2A) in seinen "1" Zustand über die NAND-Glieder 72 und 75 setzen. Dieses Flip-Flop bleibt in diesem "1" Zustand bis es durch den Rücksetz-1-Impuls über den Anschluß 134 zurückgesetzt wird, der erzeugt wird, nachdem die chiffrierte Nachricht komplett dechiffriert ist. Das P-Register 9 enthält jetzt die gleiche Bitkonfiguration wie wenn zu Beginn die zu dechiffrierenden Informationen chiffriert waren.

Das Flip-Flop 76 sperrt nun das NAND-Glied und das NAND-Glied 74. Dadurch wird bewirkt, daß die P-Registerrückkopplung 5 wieder wirksam gemacht wird. Die vierzig gemischten Bits irr chiffrierten Text werden nun von dem NAND-Glied 33 Bit für Bit in das EXKLUSIV-ODER-Glied 84 mit der gleichen ni-chtlinearen Pseudo-ZufalIsbitfolge, die ursprünglich beim Chiffrieren der Daten verwendet wurde, behandelt. Der entsprechende Code (Code A, Code B oder Code C) wird durch den "1" Pegel auf einer der Leitungen SEL A, SEL B oder SEL C an "den NAND-Gliedern 50, 51 und 52 gewählt. Anschließend erscheinen vierzig vollständig dechiffrierte Bits am Ausgang des Inverters 86, nachdem diese das NAND-Glied passiert haben, so daß sie am Ausgang 120 anstehen.

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Wie im Zusammenhang mit dem Chiffrierungscode beschrieben wurde, enthalten alle nach dem ersten Block auftretenden Blocks 56 Datenbits. Von diesen Blocks werden während der Dechiffrierung keine Synchronisationsdaten geladen. Somit wird nach der Entmischung der Bits der Klartext im EXCLUSIVE-ORing des SR56-Ausganges erkannt werden und nicht am Ausgang SR57 mit den nächsten 56 Bits des nichtlinearen Bitzuges im ersten Block. Die NAND-Glieder 81, 82 und 83 in Serie mit dem Inverter 79 bilden die notwendige Torschaltung. Während des ersten Blocks wurde ein "Erster-Block-Steuerimpuls" an den Anschluß 320 angelegt, der mit dem Inverter 79 und dem NAND-Glied 82 verbunden ist, so daß dieser Anschluß einen "1" Pegel annimmt.

Dadurch entsteht am Ausgang des NAND-Gliedes beim Vorliegen entsprechender Bedingungen an SR57 ein Ausgang. Während der nachfolgenden Blocks bleibt das "Erster-Block-Steuerimpuls"-Signal am Anschluß 320 auf seinem "0" Pegel, so daß infolge des Vorhandenseins eines entsprechenden Signals an SR56 ein Ausgang am NAND-Glied 83 entsteht. Vor der Dechiffrierung eines jeden Blockes wird ein Einleitungsimpuls über den Anschluß 402 angelegt, um das MiscTiregister vorzubereiten, so daß alle ¹¹O" Informationen vor dem Wächterbit in der ersten Position auftreten.

Nachdem der letzte Block der Nachricht entschlüsselt wurde, wird ein Zurücksetz-1-Impuls erzeugt und die DEC-Steuerleitung auf einen ¹¹O" Pegel geschaltet. Der Rücksetz-1-Impuls setzt über den Anschluß 134 (Fig. 2A) das Flip-Flop 76 zurück, um eine Vorbereitung für den nächsten zu dechiffrierenden Block einer neuen Nachricht zu treffen. Der PR-Takt läuft kontinuierlich weiter, so daß das P-Register 9 seine maximale Längensequenz durchläuft.

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Ir» f ο Ij en den wird wieder auf Fi 3. C t.(-zu^f; jenor.i.,en e Die programmierbare Dechif f riervorri chtunn ist auf einer Stet cafel 20 dargestei1z. Des weiteren befinden sich auf dieser die vier v.esentl i chen Teile, tias heißt das P-Register 9, das l'i schregi ster ICO, die nichtlineare Logik 506 und die Schnittstellen und Steuerkreise 508. Die komplette erste programmierbare Sicherheitsverbindung 151 ist innerhalb eines Enpfangsteiles 154 der zweiten Sicherheitsverbindung gezeigt. Die Konstruktion (layout) ist in Fig. 5 nur als Beispiel anzusehen und bedeutet keine Einschränkung bezüglich !Möglicher Konstruktionen.

In Verbindung mit der hier enthaltenen Referenz in Bezug zu der nichtlinearen Sequenz, den ni chtl ineareri Sequenzgenerator und der nichtlinearen übertragung wird darauf hingewiesen, daß unter einer nichtlinearen Operation auch jede Operation zu verstehen ist, in der die gl&ichen logischen Manipulationen nicht zu jeder Zeit an einer Bitreihe wirksam werden.

J
/^ Die Chi ffrierungsvorrichtung gemäß der

in; vorangehenden als Beispiel beschriebenen Art verwendet ein 16-Bit-Schieberegister mit Rückkopplung, wobei 6.5535 χ 10 mögliche Startkonfiguraticnen denkbar sind. Das Schieberegister wird in Verbindung init einem oder mehreren nichtlinearen Sequenzgeneratoren verwendet, deren Eingangsverbindungen durch den Anwender, normalerweise durch eine Bank, verändert bzw. gewählt werden können. Es gibt sonit 16ί/{2! χ 71) oder

2.07 χ 10 mögliche Konfigurationen für den Eingang eines jeden nichtlinearen Sequenzgenerators. Schließlich ist die Nachricht in 56 Bitblocks geteilt und die Bits

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innerhalb eines jeden Blocks werden in einer Art gemischt, die durch den Anwender des Gerätes bestirnt werden kann. Dies bietet 28! χ 2²⁸ oder 8.18 χ ΙΟ³⁷ mögliche Konfigurationen. Durch Multiplizieren ergibt sich: 6.5525 χ ΙΟ⁴ χ 2.07 χ ΙΟ⁹ χ 8.18 χ ΙΟ³⁷ = 1.11 χ ΙΟ⁵² Gesaiiitinögl ichkeiten. Die Chance, daß eine Dechiffrierung der chiffrierten Daten unberechtigterweise vorgenommen werden kann, ist somit sehr gering.

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Claims

Patentansprüche:

/ly Vorrichtung zum Verschlüsseln von in einer Datenreihe enthaltenen Daten, gekennzeichnet durch einen Eingang (340), an den während einer Operation eine Datenbits enthaltende Reihe angelegt wird, durch Erzeugungsvorrichtungen (12-18, 22-26} zur Erzeugung einer Pseudo-Zufal1sbitfolge, durch nichtlineare Übertragungsvorrichtungen (4OA, 4IA usw.), die pit den genannten Erzeugungsvorrichtungen verbunden sind, um eine ni chtl ineare Transformation der Lits der genannten Pseudo-ZufalIsbitfolge zu bewirken, so da3 einetransformierte Bitfolge entsteht, durch Kombinationsi=-! ttel (CO), die mit den genannten nichtlinearen Übertragungsvorrichtungen (4OA, 41A) und niit dem genannten Eingang (140) verbunden sind, um eine logische Kombination der Bits der genannten transformierten Bitfolge r.nt Cits der genannten Datenreihe zu bewirken, so daß eine kombinierte Bitfolge entsteht, durch Pischvorrichtungen (162), die mit einen: Ausgang der genannten Kombinationsmittel (60) verbunden sind und eine Mischung der in der kombinierten Bitfolge enthaltenen fcits vornehmen, um eine chiffrierte ßitfolge zu erzeugen.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Erzeugungsvorrichtungen ein Schieberegister (12-18) enthalten, das einen Schieberegistereingang (28, 32, 73, 74) und eine Vielzahl von Schieberegisterstufen enthält und daß eine Rückkopplung (5) mit dem Ausgang einer ausgewählten Schieberegisterstufe verbunden ist, um ein Rückkopplungssignal zu erzeugen, dessen logischer Wert abhängig ist von den Zuständen der genannten ausgewählten Schieberegisterstufen und daß die Rückkopplung (5) mit den genannten Schieberegistereingängen (28, 32, 73, 74) verbunden ist.

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3. Vorrichtung nach Anspruch 2, gekennzeichnet durch weitere Rückkopplungen (P16) zur Kopplung der letzten Stufe des genannten Schieberegisters mit den Schieberegistereingängen (28, 32, 73, 74), so daß die genannten Schieberegistereingänge entweder durch die genannte Rückkopplung (5) oder durch die weitere Rückkopllung (P16) wirksam gehalten werden.

4. Vorrichtung nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß die genannten nichtlinearen Übertragungsvorrichtungen folgende Teile enthalten: logische Kreise (40A), die selektiv mit Ausgängen von weiteren ausgewählten Stufen des genannten Schieberegisters (12-18) verbunden werden und auf einer Vielzahl von Ausgangsleitungen Ausgangssignale erzeugen, Paritätsgeneratoren (41A), die mit den genannten Ausgangsleitungen verbunden sind und für die genannten Ausgangssignale Paritätsbits erzeugen, wobei die Paritätsbits aufeinanderfolgend zur Bildung der transformierten Bitfolge erzeugt werden.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die genannten logischen Kreise eine Vielzahl von logischen Toren (43) enthalten, die jeweils einen ersten und zweiten Eingang aufweisen und die direkt und über einen Inverter (45) angesteuert werden und daß zwei der genannten Ausgänge der weiteren ausgewählten Stufen des genannten Schieberegisters (12-18) in der vorgenannten Weise mit den Toren (43) verbunden sind und wobei die Ausgänge der genannten Tore (43) mit den genannten Paritätsgeneratoren (41A) verbunden sind.

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tu. Vcrri cut-jng nach einer: dr-r vorangehenden Ansprüche, dadurch ^ekennzei chnet, daß die genannten Kombinationsmittei ein EXKLUSIV-ODER-G1ied (60) enthalten, an das die genannte transformierte Bitfolge und die Datenbitreihe angelegt v/erden,

7. Vorrichtung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Mischregister folgende Teile enthält: ein Serienparal1elschieberegister (162), das in einem seriellen Modus oder in einem parallelen Modus arbeiten kann und das eine Eingangsstufe aufweist, die mit den genannten Kombi nationsmi t-tel η verbunden ist; programmierbare Verbindungsvorrichtungen zum wahlweisen Verbinden der parallelen Ausgänge (SRI T usw.) der ausgewählten Schieberegisterstufen des Serienparallelschieberegisters mit parallelen Eingängen (SRI N usw.) von weiteren ausgewählten Stufen des genannten SerienparalIeIschieheregisters (162), so daß der Inhalt der Stufen des genannten Serienparallelschieberegisters gemischt werden kann.

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